一種高電源抑制比的CMOS帶隙基準電壓源設計

【摘要】提出了一種用于溫度傳感器的高電源抑制比（PSRR）、低溫度系數(shù)、低功耗的CMOS帶隙基準電壓源。在傳統(tǒng)CMOS帶隙基準電壓電路的基礎上，增加了優(yōu)化的電源抑制比增強電路，在帶隙基準反饋環(huán)路中引入電源噪聲，使上面電流鏡的柵源電壓保持恒定值，從而提高電源抑制比。采用自偏置共源共柵電流鏡，來實現(xiàn)匹配更好的與絕對溫度成正比（PTAT）電流鏡像。采用華虹宏力0.13um FS13QPR CMOS工藝實現(xiàn)，使用HSPICE仿真。仿真結(jié)果表明電路輸出基準電壓為1.2V，電源抑制比在1K Hz時達到90dB，在-40～100℃的溫度范圍內(nèi)溫度系數(shù)是10ppm/℃，在1.8～3.6V工作電壓范圍內(nèi)的線調(diào)整率為0.5mV/V，工作電流43uA。

【關鍵詞】帶隙基準電壓;電源抑制比;自偏置共源共柵電流鏡;溫度傳感器

引言

帶隙基準電壓源（Bandgap Voltage Reference）具有與溫度、電源電壓和工藝變化幾乎無關的突出優(yōu)點，能夠提供穩(wěn)定的參考電壓或參考電流，被廣泛應用與集成溫度傳感器、比較器、A/D和D/A轉(zhuǎn)換器、存儲器以及其他模數(shù)混合系統(tǒng)集成芯片中，并且高性能基準電壓源直接影響著電路的性能。研究用CMOS工藝實現(xiàn)的可集成于片上系統(tǒng)（SOC）的高精度帶隙基準源顯得尤為重要[1]。對于高精度的溫度傳感器，從電源注入到帶隙基準輸出的噪聲是各種噪聲中最重要的噪聲，會嚴重影響參考電壓和溫度傳感器的與絕對溫度成正比（PTAT）電壓。因此，設計高電源抑制比（PSRR）的帶隙基準源滿足其要求顯得十分必要[2]。

本文先介紹了帶隙基準源的基本原理，再基于等效小信號模型，對帶隙基準源的電源抑制比做了詳細的分析，進而提出了一個具有高電源抑制比、低溫度系數(shù)、低功耗可用于溫度傳感器的帶隙基準電壓源。

1.帶隙基準源電源抑制比分析

利用與CMOS兼容工藝的縱向PNP晶體管和采用放大器負反饋實現(xiàn)的傳統(tǒng)CMOS帶隙基準電壓如圖1所示。

由于放大器的高增益和負反饋環(huán)路，使得放大器的兩個輸入端虛短，因此可以得到輸出電壓VBG為：

（1）

k為波爾茲曼常數(shù)，q為電子電量，T為絕對溫度。

通過選擇合適的比例，可以使VEB1和kT/q的溫度系數(shù)相抵消，從而使VBG在理論上成為溫度系數(shù)為0的基準電壓。

圖1 傳統(tǒng)CMOS帶隙基準電壓

傳統(tǒng)CMOS帶隙基準電壓的小信號等效模型如圖2所示，進行電源抑制比分析。

圖2 傳統(tǒng)CMOS帶隙基準電壓的小信號模型

為了更深刻理解電源抑制比的性能，忽略上面電流鏡溝道長度調(diào)制效應對MOS晶體管M1，2的輸出阻抗的影響。通過小信號模型，我們可以得到以下方程：

（2）

（3）

（4）

（5）

（6）

其中，A=vg/vdiff=Gmdrout，Add=vg/vdd=Gmddrout，分別是放大器的增益和電源抑制比。gm1，2是MOS管M1，2的跨導，rQ1和rQ2分別是雙極型晶體管Q1和Q2的 導通電阻。

將公式（3）、（4）代入（2）可以求出vg，再將vg和公式（5）、（6）代入公式（4），便可以導出帶隙基準電壓的電源抑制比：

（7）

從公式（7），我們注意到帶隙基準電壓的電源抑制比主要由放大器的增益和電源抑制比決定。增大放大器的增益可以提高帶隙基準電壓的電源抑制比，但也會引起穩(wěn)定性的問題。放大器的增益會隨操作頻率的增高而降低，同樣放大器的電源抑制比也會在高頻率時降低。因此，為了增大帶寬和高電源抑制能力，就必須要增大放大器的增益帶寬積（GBW）。從公式（7）我們還注意到，如果放大器的電源抑制比是1（0dB），第一項就是無窮大，這樣帶隙基準電壓就有非常高的電源抑制能力。也就是說，如果放大器的輸出vg跟隨電源電壓的波動，那么MOS管M1，2的柵源電壓就能保持恒定值，M1，2的漏極電流就能保持恒定值，這個帶隙基準電壓就能有高的電源抑制能力。這是因為溝道調(diào)制效應在基于電流鏡的CMOS帶隙基準電壓源是普遍存在的，把M1，2設計成有大的柵長，從而使溝道長度調(diào)制效應的影響可以忽略?？傊瑅g能夠跟隨電源電壓波動是我們所希望的。

2.高電源抑制比的帶隙基準電壓

用于溫度傳感器的高電源抑制比、低溫度系數(shù)、低功耗的CMOS帶隙基準電壓源的電路實現(xiàn)如圖3所示。這個帶隙基準電壓包括四個主要模塊：帶隙基準核心電路、PSRR增強電路、啟動電路和PTAT電壓產(chǎn)生電路。

2.1 帶隙基準核心電路

帶隙基準核心電路包括：Q1、Q2、R1、RPTAT、M1～M4和放大器。Q1和Q2是寄生的垂直PNP雙極型晶體管，Q2的發(fā)射極面積是Q1的8倍。M1～M4是共源共柵電流鏡。高增益放大器和反饋環(huán)路使節(jié)點Va和Vb有相同的電勢。

圖3 高電源抑制比CMOS帶隙基準電壓

雙極型晶體管Q1和Q2有不相同的尺寸但是有相同的發(fā)射極電流，它們操作在不同的電流密度下，這樣就由Q1、Q2和RPTAT形成一個與絕對溫度成正比的電壓環(huán)路。流過RPTAT的PTAT電流IRPTAT為：

（8）

這個電流流過R1，得到帶隙基準電壓VBG為：

（9）

從公式（7）可知，減小第二項中的分母值可以提高電源抑制比，選擇在Q1支路出帶隙基準電壓可以得到如下公式：

（10）

R1是可修調(diào)（trimming）電阻，用于調(diào)整由于工藝偏差對帶隙基準電壓的變化。

一階溫度補償可以通過選擇合適的R1/RPTAT，來使得：

（11）

電阻R1和RPTAT用RPPOLYU3，在公式（11）中的電阻比例跟溫度無關。合適的尺寸和好的版圖匹配，使電阻的溫度系數(shù)和絕對值盡量小地影響輸出帶隙基準電壓的溫度系數(shù)。

2.2 高增益放大器

為了使帶隙基準源Va和Vb兩點盡可能在同一個電勢，要求放大器工作在深度負反饋，并且需要放大器有盡可能大的開環(huán)增益。同時由于高增益的放大器有助于提升整體電路的電源抑制比。采用的折疊共源共柵放大器如圖4所示[3]。

用PMOS管作為輸入管在獲得良好的直流增益的同時還具有比NMOS管更好的1/f噪聲特性，并能提高正電源抑制比。偏置電路采用自偏置共源共柵電流鏡[5]，具有高的電壓擺幅，少的電流支路，因此具有低功率消耗。自偏置共源共柵電流鏡中電阻上的壓降要大于共源共柵管的Vdsat與兩個MOS管閾值電壓差的和，為共源共柵管提高偏置電壓，這樣就保證了電流鏡器件操作在靠近飽和區(qū)邊緣，低電壓操作是也有高輸出阻抗。還加入了低功耗控制信號PD，在不需要使用時節(jié)省功耗。圖3中的電容C1是放大器的負載頻率補償電容。

圖4 CMOS帶隙基準電壓的版圖設計

2.3 電源抑制增強機制

帶隙基準電壓的電源抑制比的提高主要是通過增強電源抑制比電路模塊實，增強電路包括M5、M6、M9和R2[4]。電源抑制增強電路不僅增加了環(huán)路增益，同時還有效地把電源噪聲引入到PTAT環(huán)路中，從而保證了M1與 M3的柵源電壓基本恒定，使其不會隨電源電壓上的噪聲而放生大的改變，進而實現(xiàn)提高帶隙基準電源抑制比的目的。

POMS差分輸入的折疊共源共柵放大器電路能夠表現(xiàn)出很好的電源抑制性能，由電源波動導致的放大器輸出的波動可以忽略不計，因此Vg電壓點處的電源抑制性能好壞，主要取決于增強電源抑制比電路模塊中的PMOS電流鏡。這里電流鏡也采用自偏置共源共柵電流鏡，分析可知，二極管連接的M5、M6有非常低的阻抗約為1/gm5，這里gm5是M5的跨導。因此，在Vg電壓點處的電源抑制比可以用公式表示為：

（12）

公式（12）說明了來自正電源電壓的信號波動通過M5、M6、M9和R2組成的電路，幾乎沒有衰減地完全反饋給了Vg，Vg隨電源電壓波動發(fā)生同相變化，因此M1和M3的柵源電壓幾乎不會隨著電源波動發(fā)生改變，從而實現(xiàn)了提高帶隙基準電源抑制性能。

2.4 啟動電路

正常情況下，帶隙基準電路會有兩個或多個穩(wěn)定狀態(tài)，在上電過程中，如果沒有啟動電路的話，電路有可能不能進入正常工作狀態(tài)，為了使電路能夠工作在正常狀態(tài)，需要添加啟動電路，當主體電路開啟后，啟動電路應被關閉。圖3中的M10～M16組成啟動電路和低功耗控制電路。

2.5 PTAT電壓產(chǎn)生電路

溫度傳感器需要一個跟溫度無關的參考電壓和一個跟絕對溫度成正比的PTAT電壓。圖3中的帶隙基準能產(chǎn)生這兩種信號。PTAT電流流過電阻就能得到PTAT電壓：

（13）

電阻R3同樣使用RPPOLYU3，在公式（13）中的電阻比例跟溫度無關，VPTAT是跟絕對溫度成正比的PTAT電壓。

3.電路仿真結(jié)果

采用華虹宏力0.13um FS13QPR CMOS工藝實現(xiàn)，使用HSPICE仿真。在典型工藝模型3.3V工作電壓下，27℃時的輸出電壓為1.2018V，PSRR 91.5dB，工作電流43uA。

圖5 帶隙基準電壓的電源抑制比

帶隙基準電壓電路在9種不同corner（電壓1.8～3.6V，溫度-40～100℃）下，輸出基準電壓的電源抑制比如圖5所示。9種corner在1K Hz時PSRR都達到80dB以上。

圖6 帶隙基準電壓隨溫度的變化

帶隙基準電壓電路在5種不同corner（電壓1.8～3.6V）下，輸出帶隙基準電壓隨溫度的變化如圖6所示，電壓變化都下于3mV。帶隙基準電壓的溫度系數(shù)都小于20ppm/℃。

帶隙基準電壓電路在5種不同corner（溫度-40～100℃）下，輸出帶隙基準電壓隨電源電壓的變化如圖7所示，電壓變化小于1mV，所有corner都小于0.7mV/V。

圖7 帶隙基準電壓隨電源電壓的變化

4.版圖設計

模擬電路的版圖設計對電路性能的影響很大，設計中要特別注意器件的匹配以及布局布線的合理性。采用華虹宏力0.13um FS13QPR 4P5M CMOS工藝，版圖面積為0.06mm2，如圖8所示。

圖8 CMOS帶隙基準電壓的版圖設計

4.1 雙極型晶體管

電路中Q1與Q2的面積比為1：8，采用3 X 3的陣列，Q1在中央，Q2則圍繞在Q1周圍，在最外面放一圈Dummy晶體管，以增加匹配性[6]。

4.2 放大器輸入對管

放大器的輸入失調(diào)電壓會增大基準電壓的溫度系數(shù)，影響基準電壓源的性能，影響溫度傳感器的精度。為了減小放大器失調(diào)的影響，放大器輸入對管采用了大尺寸的器件，用中心對稱的布局方法，并在輸入對管周圍增加了Dummy管，增加匹配性。

4.3 電阻

在電路制造過程中，電阻阻值誤差很大，很難得到精確的電阻，但可以盡可能地減小電阻比值的誤差。圖4中R1與RPTAT阻值的比值誤差對溫度補償特性有很大影響，在繪制版圖時，采用寬度較大的單元電阻結(jié)構(gòu)，R1、RPTAT和R3并排放在一起，同時在電阻周圍加上了Dummy電阻，以減少環(huán)境的影響，增強電阻匹配性。

4.4 電流鏡

PTAT電流的鏡像誤差會顯著影響基準電壓源的性能和溫度傳感器的精度。共源共柵電流鏡中的共源MOS采用大尺寸器件，并和放大器中的共源共柵電流鏡放在一起用中心對稱的布局方法，并在輸入對管周圍增加了Dummy管，增加匹配性。

5.結(jié)論

提出了一種用于溫度傳感器的高電源抑制比（PSRR）、低溫度系數(shù)、低功耗的CMOS帶隙基準電壓源。在傳統(tǒng)CMOS帶隙基準電壓電路的基礎上，增加了優(yōu)化的電源抑制比增強電路采用自偏置共源共柵電流鏡，來實現(xiàn)匹配更好的與PTAT電流鏡像。采用華虹宏力0.13um FS13QPR CMOS工藝實現(xiàn)，使用HSPICE仿真。仿真結(jié)果表明電路輸出基準電壓為1.2V，電源抑制比在1K Hz時達到90dB，在-40～100℃的溫度范圍內(nèi)溫度系數(shù)是10ppm/℃，在1.8～3.6V工作電壓范圍內(nèi)的線調(diào)整率為0.5mV/V，工作電流為43uA。

參考文獻

[1]Junru Liu，Pingjuan Niu，Tiecheng Gao.A second-order temperature compensated Bandgap Reference for Analog-to-Digital Converter[C].International Conference On Computer Design And Appliations（ICCDA），2010：354-356.

[2]K.Tham and K.Nagaraj.A low supply voltage high PSRR voltage reference in CMOS process[J].IEEE Journal of Solid-State Circuits（JSSC），1995，30（5）：586-590.

[3]David B.Bibner，Miles A.Copeland.Design Techniques for Cascoded CMOS Op Amps with Improved PSRR and Common-Mode Input Range[J].IEEE Journal of Solid-State Circuits（JSSC），1984，6（12）： 919-925.

[4]S.K.Hoon，1.Chen，F(xiàn).Maloberti.An Improved Bandgap Reference with High Power Supply Rejection[J].IEEE Int.Symposium on Circuits and Systems，Scottsdale，2002，5（5）：833-837.

[5]Todd L.Brooks，Alan L.Westwick.A Low-Power Differential CMOS Bandgap Reference[C].IEEE International Solid-State Circuits Conference（ISSCC），1994：248-249.

[6]Alan Hastings.The Art of Analog Layout.

作者簡介：張斌（1978—），男，河北保定人，碩士，模擬IP高級工程師，研究方向：模擬集成電路設計。