吳雯倩
【摘要】普通計數(shù)器的設(shè)計都是采用CMOS或TTL小規(guī)?;蛑幸?guī)模器件來設(shè)計。普通的TTL(晶體管-晶體管電路)集成電路不能滿足高速計數(shù)器的測量要求,例如74161系列的計數(shù)器,它們具有不同的最大時鐘頻率分fmax,即工作的最大頻率。S系列的最大時鐘頻率最高為125MHz,而普通的CMOS器件的最高工作速度也在200M左右,若采用TTL或CMOS分離元件來搭計數(shù)器電路,考慮到分布參數(shù)的影響和各個元件之間的時序配合,其允許的最高工作頻率還會下降,無法滿足高精度信號的技術(shù)要求,為了達到高速計數(shù)器的測量精度,必須考慮所選元件的最大時鐘頻率,因此在輸入頻率高于200MHz時,采用ECL器件來設(shè)計。
【關(guān)鍵詞】ELC;高速計數(shù)電路;抗干擾
一、基于ELC電路的高速計數(shù)電路設(shè)計原理
ECL(Emitter Coupled Logic縮寫,發(fā)射極耦合邏輯)門是雙極型邏輯門的一種非飽和型的門電路,它充分體現(xiàn)了非飽和型電路的優(yōu)點,那就是傳輸延遲很小。同時在邏輯上又具有靈活性,所以ECL門成為高速邏輯門電路中的主要類型。ECL門又叫做電流開關(guān)邏輯(Current Switching Logic,CSL)門,它的電路構(gòu)成和差分放大器外形相似,但工作在開關(guān)狀態(tài),即截止和放大兩種工作狀態(tài)。由于ECL門三極管都工作在放大和截止兩個開關(guān)工作狀態(tài),沒有由于飽和而引起的存儲延遲,同時其邏輯1(-0.8)和邏輯0(-1.6)之間的電平擺幅很小(只有0.8),所以三極管勢壘電容充、放電時間也極短,這樣使得ECL門電路的平均延遲時間極短,一般在1~2ns,甚至1ns以下。除了開關(guān)速度快以外,電路具有互補輸出端,如果電路內(nèi)部增加射極跟隨器輸出,可以使ECL具有幾個或和或非輸出端。由于ECL是電流型開關(guān),電源電流在不同邏輯狀態(tài)下基本相同,而且不存在動態(tài)尖峰電流的問題。ECL門的主要缺點是功耗大,邏輯擺幅小,抗干擾能力差。
下面我們介紹一種采用ECL電路的對脈沖信號計數(shù)的超高速計數(shù)器,計數(shù)器的計數(shù)分辨率可達到500MHz。主要由ECL電路組成前級超高速整形和外計數(shù)器電路。采用ECL電路徹底消除存貯時間,來滿足超高速要求。外輸入信號經(jīng)過耦合電容C1,偏置電阻R2進入亞毫微秒三線接收器構(gòu)成的整形電路,E8607為前級二分頻器,由于工作頻率極高(達到500M),它的輸出并非-0.8V和-1.6V的標準ECL邏輯電平。所以將它的輸出送入亞毫微秒三線接收器進行整形,MC10125為ECL-TTL邏輯電平轉(zhuǎn)換電路,將電平轉(zhuǎn)換為邏輯1(2.7V)和邏輯0(0.3V)的TTL邏輯電平。兩片300MHz的超高速十進制計數(shù)器ER4812組成。后級電路采用ICM7216B通用計數(shù)器芯片。
該電路高速部分采用ECL電路,所以具有開關(guān)速度快,負載能力大,邏輯功能強的優(yōu)點,同時也有抗干擾能力弱的缺點。電源電壓的微小變化,外界進入的極小干擾,都會對電路的工作產(chǎn)生極大影響。由于電路工作在極高的頻率(接近于微波),信號線之間的干擾,地線上的干擾對電路的影響都達到了不可忽視的程度。因此對于制作工藝和期間選擇要求極高。為了使ECL器件達到最高頻率,電源Vcc接地,Vss接+5V,Vee接-5.2V。接地是抑止噪聲和防止干擾的重要手段,接地不良容易引入電磁場的耦合,造成干擾信號使工作頻率降低甚至不能正常工作。電源地必須穩(wěn)定,稍有變化就會大大影響ECL電路的高速性能。電源線是外部噪聲引入系統(tǒng)的重要途徑,因此要十分重視電源的去耦和濾波。信號源和前級觸發(fā)器之間有良好的直流隔離,輸出和輸入之間有良好的阻抗匹配,使信號源的信號傳輸?shù)接|發(fā)器時不發(fā)生反射。對于ECL電路來說,輸入直流偏置的穩(wěn)定性極為重要,級間連線過長將引入振鈴、反沖和過沖。PCB(印刷電路板)的布線對組件的高速性能影響極大,一般的原則:相同的信號線必須用地線隔開,輸入和輸出之間最好用地線隔開,并且兩線之間的距離越大越好。信號線越寬越好,阻容器件一般電阻用1/8w小型射頻電阻,電源的去耦電容、耦合電容為圓片式的感電容。前級的超高速整形和計數(shù)電路制作和調(diào)試復(fù)雜,輸入信號用50歐姆同軸電纜引入,各級之間的連線越短越好。
二、高速計數(shù)器的邏輯電路設(shè)計
計數(shù)(分頻)器作為重要的時序電路,在確定原始狀態(tài)圖和原始狀態(tài)表時候,可能有很多備選的方案,數(shù)字邏輯設(shè)計方法比較靈活,但在高速應(yīng)用中,不同的設(shè)計方案其系統(tǒng)所能達到的指標可能有較大的差別。好的邏輯設(shè)計方案往往可大大簡化邏輯,以最少的器件開銷實現(xiàn)復(fù)雜的邏輯功能,同時可減輕PCB設(shè)計中的布局布線壓力,最大程度地提高設(shè)計成功的可能性。
實現(xiàn)該邏輯需要四個與門(在ECL電路中或門可以線或?qū)崿F(xiàn))。而實際上以上結(jié)果并不是實現(xiàn)五分頻的最簡邏輯。邏輯設(shè)計的第一步是進行狀態(tài)轉(zhuǎn)移圖的確定,而狀態(tài)轉(zhuǎn)移圖的確定僅僅從邏輯實現(xiàn)來講有許多種可能性。狀態(tài)選擇所要達到的目的是邏輯最簡或最小器件開銷,這樣可使系統(tǒng)能達到較高的工作頻率同時減小PCB的設(shè)計壓力。需要用到一個與非門。其邏輯原理圖如圖1所示,這是實現(xiàn)五分頻設(shè)計的最簡邏輯。
三、ELC器件使用注意事項
通過分析僅僅靠邏輯最簡化設(shè)計提高計數(shù)器的速度是不夠的,必須采用高速的器件,因為ECL器件的高速特性,所以要輔助ECL器件。我們可以采用了SYN ERGY半導(dǎo)體公司的ECL器件,DFF為:SY100EL 32,與門為SY100EL 04。
VCC接GND,VEE接-5V。這里要提醒注意的是ECL 器件的輸出一般要接一定的負載電阻,不能像邏輯原理圖中那樣直接連接。負載電阻的接法有許多形式,一種較常用的方法是連到一終端電壓上。終端電壓一般取-2V(針對ECL器件),輸出一般為差分形式,為達到良好的性能,不使用的引腳最好也接到負載上。
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