基于ZENQ PSOC的三余度控制系統(tǒng)研究

吳健 田龍

【摘要】根據(jù)無(wú)人飛行器控制系統(tǒng)高可靠性、高集成度、高速處理能力的要求，提出在全可編程SOC芯片ZENQ上實(shí)現(xiàn)三余度控制系統(tǒng)的設(shè)計(jì)，通過(guò)芯片內(nèi)部集成的兩個(gè)Cortex-A9硬核處理器和MicroBlaze軟核處理器構(gòu)成三路獨(dú)立控制系統(tǒng)，通過(guò)非相似余度技術(shù)在三路處理器中植入不同的嵌入式操作系統(tǒng)，實(shí)現(xiàn)三通道并行工作的飛行控制系統(tǒng);ZENQ芯片上設(shè)計(jì)有高精度同步單元、數(shù)據(jù)比較單元、仲裁監(jiān)控單元、輸出切換單元等電路，完成系統(tǒng)的余度管理功能。通過(guò)單SOC芯片實(shí)現(xiàn)三路余度控制構(gòu)架，采用非相似余度技術(shù)，以及結(jié)合實(shí)時(shí)多任務(wù)軟件的設(shè)計(jì)能滿足飛行控制系統(tǒng)一次故障任務(wù)安全，二次故障飛行安全的要求。

【關(guān)鍵詞】ZENQ PSOC;余度控制;飛行控制;可靠性

Research of Treble-Redundancy Control System based on ZENQ PSOC

Wu Jian，Tian Long

（Nanjing Research Institute on Simulation Technology，Nanjing 210016，China）

Abstract：Redundancy technology is widely used in UAV control system to meet the demand of ?high reliability、high integration and high processing ability.A redundancy architecture design of treble-redundancy flight control system is proposed based on the all programmable SOC chip.Three independent control channels are established by using two embedded Cortex-A9 processor and one MicroBlaze processor which could be transplanted different real-time operating system.Redundancy management design is also described which is composed of high accuracy synchronization unit、vote unit and monitor unit.By using dissimilar redundancy technology the design can meet the demand of security and reliability for UAV control system.

Key Words：ZENQ PSOC;Treble-Redundancy;Flight control

1.引言

飛行控制系統(tǒng)是無(wú)人機(jī)的核心部件，隨著無(wú)人機(jī)技術(shù)的發(fā)展和功能的拓展，對(duì)飛行控制系統(tǒng)的可靠性和容錯(cuò)能力要求不斷提高，對(duì)機(jī)載設(shè)備的體積、重量、功耗的要求也越來(lái)越苛刻，同時(shí)還需滿足電磁兼容性要求。為滿足無(wú)人機(jī)系統(tǒng)對(duì)飛行控制系統(tǒng)的要求，設(shè)計(jì)一種高可靠性、高集成度、低功耗、高處理能力的計(jì)算機(jī)已成為必然的趨勢(shì)，采用余度技術(shù)設(shè)計(jì)的控制系統(tǒng)是提高系統(tǒng)可靠性和容錯(cuò)能力的有效措施。隨著全可編程芯片（PSOC）技術(shù)的不斷更新，在單個(gè)FPGA芯片上可集成多個(gè)硬核處理器，結(jié)FPGA芯片的各種片上資源和豐富的IP核，為構(gòu)建單芯片多余度控制系統(tǒng)提供了有效的軟硬件環(huán)境。

2.三余度控制系統(tǒng)構(gòu)架設(shè)計(jì)

2.1 三余度控制系統(tǒng)構(gòu)架組成

基于單芯片的三余度控制系統(tǒng)構(gòu)架主要由多輸入并行處理單元、三通道獨(dú)立處理器單元、仲裁控制器單元等部分組成。多輸入并行處理單元主要功能包括外部輸入接口設(shè)計(jì)、數(shù)據(jù)緩沖區(qū)設(shè)計(jì)、總線接口設(shè)計(jì)等三部分功能;三通道獨(dú)立處理通道單元主要包括由ZENQ7000芯片的兩個(gè)內(nèi)部硬核處理器、一個(gè)由FPGA邏輯資源構(gòu)建的硬件處理單元，構(gòu)成系統(tǒng)的三余度處理單元;仲裁控制器主要功能包括三余度處理單元的同步時(shí)序輸出、狀態(tài)時(shí)序采集 、三通道獨(dú)立數(shù)據(jù)總線、數(shù)據(jù)比較單元、輸出通道切換單元組成。

2.2 多輸入并行處理單元設(shè)計(jì)

多輸入并行處理模塊設(shè)計(jì)包括多串口并行處理單元、數(shù)據(jù)采集接口控制、處理器總線接口;多串口并行處理單元主要采用ZENQ芯片邏輯單元實(shí)現(xiàn)串并轉(zhuǎn)換邏輯、數(shù)據(jù)緩沖隊(duì)列等功能，用于高度、位置、姿態(tài)等傳感器數(shù)據(jù)采集及各類航電部件的信息通信;I/O控制單元主要完成外設(shè)A/D芯片的控制邏輯處理、數(shù)據(jù)緩沖隊(duì)列，用于對(duì)外部模擬電壓的采集;總線接口采用AXI總線接口，用于多串口數(shù)據(jù)緩沖隊(duì)列、I/O采集數(shù)據(jù)緩沖隊(duì)列與處理器單元進(jìn)行通信的數(shù)據(jù)總線。

圖1 三余度控制系統(tǒng)構(gòu)架圖

多輸入并行處理模塊采用三通道獨(dú)立并行接收、數(shù)據(jù)通過(guò)AXI總線傳輸方式，可以很大程度上減少處理器的工作量，AXI總線的高傳輸速率也保證了系統(tǒng)的實(shí)時(shí)性。

2.3 三余度處理器構(gòu)架

圖2 多輸入并行處理模塊結(jié)構(gòu)圖

三通道余度處理系統(tǒng)功能實(shí)現(xiàn)主要由ZENQ芯片內(nèi)嵌的兩路Cortex-A9 MPCore硬核處理器和一路MicroBlaze軟核處理器構(gòu)成，三路處理器與前端多輸入處理模塊和后端仲裁控制處理單元均采用AXI總線連接。三個(gè)處理器單元均可嵌入獨(dú)立的實(shí)時(shí)操作系統(tǒng)，并可在實(shí)時(shí)操作系統(tǒng)下完成應(yīng)用軟件的開發(fā)。ZENQ FPGA內(nèi)嵌Cortex-A9 MPCore硬核處理器單元支持NEON協(xié)處理器和單/雙精度浮點(diǎn)處理單元、32位/32K L1高速緩存，512K L2高度緩存，及256K片上OCM低延遲存儲(chǔ)單元，處理器最高主頻可達(dá)800MHz。同時(shí)處理器支持多實(shí)時(shí)操作系統(tǒng)移植包括uC/OS、QNX、VxWorks、FreeRTOS等，以及開源Linux、Android等操作系統(tǒng)移植。

圖3 ZENQ PS單元雙核處理器結(jié)構(gòu)

MicroBlaze軟核是32位RISC哈佛架構(gòu)處理器內(nèi)核，可提供高級(jí)架構(gòu)選項(xiàng)，如AXI或PLB接口、存儲(chǔ)器管理單元（MMU）、指令和數(shù)據(jù)端緩存、可配置的流水線深度和浮點(diǎn)單元（FPU） 等，具有極其靈活的架構(gòu)以及豐富的指令集，并可與其他外設(shè)IP核一起，完成可編程系統(tǒng)芯片設(shè)計(jì)。同樣MicroBlaze軟核也可嵌入多種實(shí)時(shí)操作系統(tǒng)，如uC/OS等。

圖4 MicroBlaze處理器內(nèi)部結(jié)構(gòu)

3.余度控制與管理系統(tǒng)設(shè)計(jì)

3.1 余度控制與管理總體構(gòu)架

三余度控制系統(tǒng)的余度控制主要包括三通道處理器的同步時(shí)序控制、交叉通道數(shù)據(jù)傳輸、表決數(shù)據(jù)處理、數(shù)據(jù)輸出控制等功能。

三通道處理器平臺(tái)可移植不同實(shí)時(shí)操作系統(tǒng)，實(shí)時(shí)操作系統(tǒng)下的應(yīng)用軟件在各平臺(tái)上獨(dú)立運(yùn)行，主要完成數(shù)據(jù)采集、數(shù)據(jù)比較、控制律計(jì)算、故障判斷、以及實(shí)時(shí)操作系統(tǒng)下的多任務(wù)管理等。余度管理單元主要實(shí)現(xiàn)多通道處理器同步，交叉數(shù)據(jù)傳輸總線、多通道表決判斷，數(shù)據(jù)輸出通道選擇等功能;余度控制總體構(gòu)架與流程如圖5所示，縱向?yàn)槎嗤ǖ捞幚砥鞴δ?，橫向?yàn)橛喽裙芾韱卧δ堋?/p>

圖5 三余度控制結(jié)構(gòu)及流程圖

三通道處理器在完成初始化后進(jìn)行同步，在相同的控制周期內(nèi)進(jìn)行數(shù)據(jù)采集，通過(guò)CCDL進(jìn)行采集數(shù)據(jù)比較監(jiān)控，然后進(jìn)行控制律計(jì)算，計(jì)算完成后再次通過(guò)CCDL進(jìn)行計(jì)算結(jié)果的數(shù)據(jù)比較監(jiān)控，并對(duì)三通道的健康狀態(tài)進(jìn)行表決，而后將表決結(jié)果數(shù)據(jù)和計(jì)算結(jié)果等輸出數(shù)據(jù)通過(guò)數(shù)據(jù)總線發(fā)送給余度管理單元進(jìn)行表決判斷和數(shù)據(jù)選擇。

3.2 ?三余度處理器同步實(shí)現(xiàn)

三通道處理器在每個(gè)控制周期開始時(shí)需要進(jìn)行同步，以確保處理器均在同一周期內(nèi)進(jìn)行控制計(jì)算和各通道的時(shí)鐘誤差不會(huì)累積。本系統(tǒng)的同步時(shí)序控制如圖6所示。

圖6

3.3 三余度處理器交叉數(shù)據(jù)傳輸實(shí)現(xiàn)

圖7 交叉數(shù)據(jù)傳輸結(jié)構(gòu)圖

交叉數(shù)據(jù)傳輸主要采用AXI總線相連的雙口RAM進(jìn)行數(shù)據(jù)傳輸，各通道通過(guò)雙口RAM將自己CCDL數(shù)據(jù)包寫入對(duì)應(yīng)的地址單元，并在規(guī)定的地址單元內(nèi)讀取另外兩通道的CCDL數(shù)據(jù)包，進(jìn)行數(shù)據(jù)監(jiān)控比較。

3.4 三余度表決與數(shù)據(jù)切換實(shí)現(xiàn)

三通道處理器根據(jù)同步結(jié)果、數(shù)據(jù)比較結(jié)果產(chǎn)生表決數(shù)據(jù)，表決功能單元通過(guò)接收來(lái)自處理器表決數(shù)據(jù)，通過(guò)邏輯表決電路判斷各通道故障狀態(tài)，并進(jìn)行數(shù)據(jù)切換控制。在本系統(tǒng)設(shè)計(jì)中將三通道處理器設(shè)定不同優(yōu)先級(jí)A機(jī)最高（Cortex-A9 MPCore硬核），C機(jī)最低（MicroBlaze軟核）;表決原則采用：

①故障狀態(tài)少的處理器，優(yōu)先選通;

②同等條件，高優(yōu)先級(jí)處理器優(yōu)先選通;表決中將“1”代表正常;“0”代表故障;表決真值表如下表：

表1 三余度表決數(shù)據(jù)切換真值表

基于優(yōu)先級(jí)的三余度表決系統(tǒng)在同等條件下優(yōu)先級(jí)高的A機(jī)具有優(yōu)先選通，在A被B、C判為故障情況下，系統(tǒng)將為兩余度;在有兩路被判為故障情況下，系統(tǒng)將降為單余度。

4.結(jié)語(yǔ)

基于ZENQ AP-SOC芯片的三余度控制系統(tǒng)與傳統(tǒng)的三余度控制系統(tǒng)的不同點(diǎn)主要表現(xiàn)在：

①采用單芯片解決方案，通過(guò)兩個(gè)內(nèi)嵌Cortex-A9硬核和一個(gè)MicroBlaze 軟核實(shí)現(xiàn)三通道處理系統(tǒng)，從硬件構(gòu)架上為非相似結(jié)構(gòu);

②三通道處理器平臺(tái)可移植不同的實(shí)時(shí)操作系統(tǒng)，并在相應(yīng)的操作系統(tǒng)下進(jìn)行應(yīng)用軟件開發(fā)，從軟件構(gòu)架上也是非相似結(jié)構(gòu);

③多通道同步功能采用高速AXI數(shù)據(jù)總線方式實(shí)現(xiàn)，保證多通道同步的高速和高精度;

④采用基于優(yōu)先級(jí)的多通道表決電路，結(jié)構(gòu)簡(jiǎn)單，可靠性高;

⑤系統(tǒng)高度集成化、高實(shí)時(shí)性、體積小、功耗低、重量輕等特點(diǎn)?；赯ENQ AP-SOC單芯片的多余度控制系統(tǒng)對(duì)于要求高可靠的航空具有很高的應(yīng)用價(jià)值。

參考文獻(xiàn)

[1]Synopsys，Using the Design Ware Verification Models for the AMBA 3 AXI Protocol，2011.

[2]羅建珍，林堅(jiān).雙余度飛控計(jì)算機(jī)的設(shè)計(jì)與實(shí)現(xiàn)[J].航空計(jì)算技術(shù)，1997..

[3]張鵬利.四余度飛控計(jì)算機(jī)系統(tǒng)余度管理的設(shè)計(jì)[J].航空計(jì)算技術(shù)，1997.

[4]胡景華.基于AXI總線的SoC架構(gòu)設(shè)計(jì)與分析[J].上海交通大學(xué)，2013，5.

[5]楊定定，施慧彬，基于 AXI 總線的MicroBlaze雙核SoPC系統(tǒng)設(shè)計(jì)[J].電子產(chǎn)品世界，2012，1.

[6]齊勁松等，三余度飛控計(jì)算機(jī)交叉數(shù)據(jù)鏈系統(tǒng)設(shè)計(jì)[J].測(cè)控技術(shù)，2007，26（5）.

[7]潘計(jì)輝，張小林，三余度飛控計(jì)算機(jī)關(guān)鍵技術(shù)研究及工程實(shí)現(xiàn)[J].計(jì)算機(jī)測(cè)量與控制，2010，18（2）.

[8]王道彬，陳懷民，等.三余度飛控系統(tǒng)余度管理算法設(shè)計(jì)與實(shí)現(xiàn)[J].計(jì)算機(jī)測(cè)量與控制，2007，15（11）.

作者簡(jiǎn)介：吳?。?979—），男，南京模擬技術(shù)研究所工程師。