三維集成電路中的關(guān)鍵技術(shù)問題綜述

王高峰，趙文生

(杭州電子科技大學(xué)射頻電路與系統(tǒng)教育部重點(diǎn)實(shí)驗(yàn)室，浙江杭州310018)

0 引言

CMOS集成電路發(fā)展至今，傳統(tǒng)二維平面集成工藝已達(dá)集成密度極限，為了提升芯片性能，集成更多晶體管，就必須增加芯片尺寸，而芯片尺寸增加帶來全局互連距離的延長，從而引發(fā)了更嚴(yán)峻的互連問題。要克服互連線帶寬限制，必須實(shí)質(zhì)性地改變設(shè)計(jì)方法。三維集成電路(3-DIC)是傳統(tǒng)二維集成電路從平面集成方式向垂直方向立體集成方式的延伸［1］。具體地說，三維集成電路不同于二維CMOS集成工藝只有單個(gè)有源層，而是具有多個(gè)有源層在垂直方向堆疊，信號主要是應(yīng)用硅通孔(Through-Silicon Via，TSV)結(jié)構(gòu)進(jìn)行傳輸，使不同分層的器件在最短路徑上實(shí)現(xiàn)了全局互連，從而令在二維大規(guī)模集成電路中達(dá)毫米甚至厘米長度的全局互連線縮短至100 μm以內(nèi)!因此，TSV被認(rèn)為是三維超大規(guī)模集成電路的一種最佳解決方案［2］。本文簡要論述了三維集成電路所面臨的機(jī)遇和挑戰(zhàn)，并針對三維集成電路的設(shè)計(jì)自動化的發(fā)展趨勢進(jìn)行了展望，并著重詳細(xì)介紹和評述了三維集成電路中的關(guān)鍵互連技術(shù)——硅通孔(TSV)結(jié)構(gòu)的電路建模方法及其發(fā)展趨勢。

1 機(jī)遇與挑戰(zhàn)

三維集成電路的機(jī)遇與挑戰(zhàn)如表1所示。三維集成電路的優(yōu)勢在于［3］:

1)多層器件重疊結(jié)構(gòu)使芯片集成密度成倍提高;

2)TSV結(jié)構(gòu)使互連長度大幅度縮短，提高傳輸速度并降低了功耗;

3)重疊結(jié)構(gòu)使單元連線縮短，并使并行信號處理成為可能，提高了芯片的處理能力;

4)多種工藝，如 CMOS、MEMS、SiGe、GaAs“混合集成”，使集成電路功能多樣化;

5)減少封裝尺寸，降低設(shè)計(jì)和制造成本。

同時(shí)，三維集成電路也面臨著極大挑戰(zhàn):

1)采用三維工藝后，有源器件集成密度的大幅提升促使芯片功耗劇增，加之芯片內(nèi)部使用的電介質(zhì)填充材料導(dǎo)熱性能不佳，種種不利因素使得三維集成電路芯片散熱問題雪上加霜;

2)采用晶圓對晶圓接合技術(shù)時(shí)，三維集成電路的產(chǎn)量得到提高，但成品率隨之顯著減少;

3)三維集成電路中TSV間距遠(yuǎn)遠(yuǎn)小于傳統(tǒng)系統(tǒng)級封裝模具中輸入/輸出端口的間距，這使得很難針對三維集成電路中的TSV進(jìn)行有效測試;

4)三維集成工藝中的每一步都會對最終成品率產(chǎn)生影響，需要在三維集成技術(shù)大規(guī)模生產(chǎn)前對這些工藝問題開展進(jìn)一步探索;

5)為了充分發(fā)揮三維集成技術(shù)的優(yōu)勢，我們還需要發(fā)展新的設(shè)計(jì)方法。

表1 三維集成電路的機(jī)遇與挑戰(zhàn)機(jī)遇

2 物理設(shè)計(jì)自動化

簡單的將二維物理設(shè)計(jì)方法擴(kuò)展進(jìn)行三維集成電路確實(shí)設(shè)計(jì)出可以使用的電路。在傳統(tǒng)二維集成電路領(lǐng)域，只需要考慮二維坐標(biāo)不產(chǎn)生重疊即可。然而在三維布圖布局中，除了需要處理只分布于一個(gè)有源層的標(biāo)準(zhǔn)單元外，還需要處理特殊設(shè)計(jì)的跨越多個(gè)有源層的三維設(shè)計(jì)模塊。這種2.5維的設(shè)計(jì)方法受二維研究方法本身的限制，無法充分發(fā)揮三維集成電路物理結(jié)構(gòu)上的優(yōu)點(diǎn)而獲得更優(yōu)的設(shè)計(jì)［4］。因此，在三維集成電路物理設(shè)計(jì)自動化的研究中，需充分考慮三維集成電路的結(jié)構(gòu)特點(diǎn)，以充分發(fā)揮三維結(jié)構(gòu)在互連延遲等方面帶來的好處，并減少其結(jié)構(gòu)所帶來功率密度、散熱、良率等方面的負(fù)面影響，從而保證芯片的可靠性和高性能。

在三維集成電路物理設(shè)計(jì)中，需要將每一個(gè)模塊表示成為一個(gè)三維的立方體，在z軸上有一個(gè)固定高度，此時(shí)不能使用常規(guī)的二維表示方法，必須使用新的表示方法。常用的數(shù)據(jù)結(jié)構(gòu)有三維劃分樹、三維角塊鏈以及序列三元組等。當(dāng)調(diào)整模塊高度時(shí)，需要從候選庫中選擇最優(yōu)的模塊配置以滿足優(yōu)化過程中的要求，常用的數(shù)據(jù)結(jié)構(gòu)在空間結(jié)構(gòu)表達(dá)不夠靈活，所以發(fā)展出新的更加靈活的三維模塊數(shù)據(jù)結(jié)構(gòu)至關(guān)重要，并且是制約物理設(shè)計(jì)自動化算法的關(guān)鍵因素。

在設(shè)計(jì)出靈活的三維數(shù)據(jù)表示方法后，即可基于該數(shù)據(jù)結(jié)構(gòu)完成三維集成電路物理設(shè)計(jì)自動化算法設(shè)計(jì)。除研究布圖、布局、布線在增加z軸坐標(biāo)后約束條件描述外，還需要發(fā)展對物理設(shè)計(jì)運(yùn)算時(shí)間和求解質(zhì)量有著關(guān)鍵影響環(huán)節(jié)的新算法。在布圖中需要注意到多目標(biāo)之間的制約關(guān)系，找到適用于三維集成電路設(shè)計(jì)的最佳平衡點(diǎn)并應(yīng)用于算法實(shí)踐;在布局中需要運(yùn)用新的數(shù)據(jù)結(jié)構(gòu)設(shè)計(jì)出更高效率的去交疊算法，例如通過標(biāo)準(zhǔn)單元的旋轉(zhuǎn)來獲得更好的布局結(jié)果;在布線中需要注意到局部擁塞問題，建立將布線設(shè)計(jì)階段的運(yùn)算結(jié)果重新輸入布圖、布局階段的反饋機(jī)制，從而經(jīng)過少量迭代實(shí)現(xiàn)局部擁塞的控制，并將該反饋機(jī)制進(jìn)一步擴(kuò)展獲得系統(tǒng)級的布通率、熱分布、時(shí)序約束等方面的共同優(yōu)化結(jié)果。

此外，三維集成電路具有遠(yuǎn)大于二維集成電路的功率密度，其電源網(wǎng)絡(luò)設(shè)計(jì)面臨更大挑戰(zhàn)，同時(shí)其熱問題也將成為布圖、布局、布線等物理設(shè)計(jì)步驟必須考慮的內(nèi)容。必須針對這兩方面進(jìn)行深入研究，發(fā)展低功耗電源網(wǎng)絡(luò)優(yōu)化方法以及熱驅(qū)動的物理設(shè)計(jì)方法。

熱效應(yīng)分析的關(guān)鍵是提高仿真精度和仿真速度，縮短仿真時(shí)間，實(shí)現(xiàn)對三維集成電路發(fā)熱和散熱情況的快速、準(zhǔn)確評估?，F(xiàn)在國內(nèi)外常見的三維集成電路熱效應(yīng)分析方法有以下3種:

1)簡單解析模型法［5］。這種模型假定三維集成電路的每層芯片產(chǎn)生的熱量是獨(dú)立而且均勻的，僅考慮三維集成電路在縱向上的熱阻及熱傳導(dǎo)特性，因此這種模型比較簡單，呈一維熱阻網(wǎng)絡(luò)形式。這種模型雖然精度不高，但計(jì)算速度快，可以粗略估計(jì)整個(gè)芯片的熱分布。這種簡單的解析方法可以用于設(shè)計(jì)流程早期、當(dāng)芯片的詳細(xì)物理信息不可知時(shí)，為后續(xù)過程中更準(zhǔn)確的分析和設(shè)計(jì)提供必要的估算，用來考慮封裝、散熱及整個(gè)芯片系統(tǒng)的設(shè)計(jì)策略和成本控制;

2)緊湊溫度模型法［6］。與平面集成電路不同，三維集成電路中溫度梯度和熱傳導(dǎo)率是各向異性的，在各個(gè)方向上都具有不同的分量。緊湊溫度模型根據(jù)這一關(guān)鍵特性，將芯片產(chǎn)生的功率和熱傳導(dǎo)通過三維熱阻網(wǎng)絡(luò)來進(jìn)行描述，將芯片分成局部細(xì)區(qū)塊，以多個(gè)傳導(dǎo)熱阻值表示節(jié)點(diǎn)的三維方向關(guān)系，以矩陣方式計(jì)算節(jié)點(diǎn)溫度，利用三維熱阻網(wǎng)路分析芯片的溫度分布，其計(jì)算精度優(yōu)于解析模型的粗略估計(jì)。這種方法可以較快得到芯片內(nèi)部的溫度分布情況，便于設(shè)計(jì)者適當(dāng)調(diào)整發(fā)熱區(qū)塊位置，得到最佳的芯片層級散熱效果;

3)基于網(wǎng)格計(jì)算的溫度分析法［7－8］:這種模型基于有限差分法或有限元法等網(wǎng)格計(jì)算方法，可以提供高精度的三維集成電路熱分析?；诰W(wǎng)格計(jì)算的熱學(xué)模型的主要優(yōu)點(diǎn)是精度非常高，可以適應(yīng)任何復(fù)雜的芯片物理結(jié)構(gòu)和功率密度不均勻的區(qū)域，并且網(wǎng)格自身的劃分也可以具有復(fù)雜幾何形狀而不依賴于問題的邊界條件。這種方法的缺點(diǎn)在于計(jì)算量較大，較為耗時(shí)。因此該方法適合用來對芯片內(nèi)的精細(xì)結(jié)構(gòu)和關(guān)鍵位置進(jìn)行詳細(xì)而準(zhǔn)確的分析，實(shí)現(xiàn)高精度的優(yōu)化設(shè)計(jì)。

針對三維集成電路熱效應(yīng)仿真與熱管理方面的研究，目前存在的主要問題是:缺乏精確的熱特性建模技術(shù)和高效的數(shù)值仿真方法。熱分析模型雖然計(jì)算效率高，但如何保證其準(zhǔn)確性?數(shù)值仿真雖然精確，但算法效率和硬件資源開銷往往讓設(shè)計(jì)者們難以接受，如何提高數(shù)值方法的仿真效率?這些問題都將是在今后一段時(shí)間內(nèi)三維集成電路的研究熱點(diǎn)。

3 硅通孔技術(shù)

最后，本文將詳細(xì)介紹三維集成電路的關(guān)鍵互連技術(shù)——TSV技術(shù)。

TSV最早是由諾貝爾獎得主William Shockley提出，如圖1所示，即穿過硅襯底的垂直互連，它可以由銅、鎢、多晶硅甚至碳納米管束構(gòu)造。圖2給出了硅通孔的工藝流程:首先將晶圓磨薄至所需厚度，利用反應(yīng)離子刻蝕法制作通孔;采用低溫等離子增強(qiáng)化學(xué)氣相沉積法在通孔側(cè)壁制造絕緣層，將通孔底部焊墊氧化層去除，使之露出金屬層;最后在通孔中填充金屬導(dǎo)體，并將晶圓背部多余部分移除［2，11］。特別地，對于銅硅通孔，為了防止銅原子擴(kuò)散到硅襯底中，還需要在銅與絕緣層間加入一層Ta、Ti或TiN，其厚度約為幾十納米。

圖1 (a)由Shockley最早提出的硅通孔概念［9］;(b)由IMEC加工得到的硅通孔［10］

圖2 硅通孔的加工流程示意圖［2］

硅通孔建模和仿真目前主要有3種方法:基于數(shù)據(jù)擬合或經(jīng)驗(yàn)公式的方法、基于準(zhǔn)靜態(tài)模型的方法和基于全波電磁仿真的方法?；谌姶欧抡娴姆椒?，通常根據(jù)元器件的內(nèi)部結(jié)構(gòu)、材料特性和載流子動力學(xué)機(jī)制，采用有限元法、矩量法及時(shí)域有限差分等數(shù)值方法對互連結(jié)構(gòu)離散建模后求解Maxwell方程［12－14］，該方法精度高，仿真結(jié)果可行，缺點(diǎn)是效率低，仿真時(shí)間太長，主要用于關(guān)鍵結(jié)構(gòu)的仿真，而不適于全芯片參數(shù)提取。

準(zhǔn)靜態(tài)模型方法一般從Maxwell方程出發(fā)求解電參數(shù)，基于準(zhǔn)靜電場或準(zhǔn)靜磁場假設(shè)對電磁方程進(jìn)行簡化求解，從而使仿真速度得到極大的提升［15－16］。在電磁輻射可以忽略不計(jì)時(shí)準(zhǔn)靜態(tài)模型是準(zhǔn)確可靠的，但當(dāng)工作頻率上升到接近10 GHz時(shí)，三維集成電路互連線電磁輻射成為建模中必須考慮的對象，此時(shí)必須對準(zhǔn)靜態(tài)模型進(jìn)行修正，計(jì)入輻射電阻的影響，否則會產(chǎn)生較大誤差。

無論是全波電磁仿真還是準(zhǔn)靜態(tài)模型都需要消耗巨大的計(jì)算資源，仿真所需時(shí)間也很漫長，難以直接應(yīng)用于三維集成電路的在線快速優(yōu)化設(shè)計(jì)中。為了縮短仿真周期，三維集成電路建模亟需與電路仿真工具SPICE網(wǎng)表格式兼容的硅通孔互連結(jié)構(gòu)寬帶模型。通過對電磁仿真工具提取的S參數(shù)進(jìn)行擬合發(fā)展出的寬帶模型(或經(jīng)驗(yàn)公式)既能滿足應(yīng)用頻率范圍內(nèi)互連線仿真精度要求，又具有解析模型的高效特性，從而成為硅通孔建模和仿真的熱門研究領(lǐng)域。

針對硅通孔的建模方法已有一些初步研究成果，以其物理原理為基礎(chǔ)，根據(jù)內(nèi)部結(jié)構(gòu)、材料特性和物理機(jī)理，從電磁特性的基本方程(如泊松方程、電流連續(xù)方程、傳輸方程等)出發(fā)導(dǎo)出其數(shù)學(xué)模型或等效電路［18－25］。圖3給出了同軸硅通孔及其等效電路模型，需要注意到硅通孔在徑向上為金屬－氧化層－半導(dǎo)體(Metal-Oxide-Semiconductor，MOS)結(jié)構(gòu)，其寄生電容受偏置電壓影響［10］。由于同軸硅通孔的自屏蔽效應(yīng)，最外層的寄生電容可忽略不計(jì)，從而簡化為傳輸線模型。文獻(xiàn)［25］給出了同軸硅通孔電阻、電感參數(shù)的解析公式，如圖4所示，相較于以前的電阻、電感提取公式可以更加準(zhǔn)確地計(jì)算其散射參數(shù)。

圖3 同軸硅通孔及其等效電路模型［17］

圖4 同軸硅通孔的散射參數(shù)［25］

進(jìn)一步地，針對三維集成電路中的互連應(yīng)用，還需發(fā)展精度可靠的硅通孔網(wǎng)絡(luò)建模技術(shù)。此外，由于在對三維集成電路各種關(guān)鍵器件進(jìn)行系統(tǒng)優(yōu)化時(shí)通常需要不斷調(diào)整和修改器件的物理結(jié)構(gòu)或幾何尺寸參數(shù)，必須尋求一種更為準(zhǔn)確高效的建模和優(yōu)化技術(shù)，例如利用人工神經(jīng)元網(wǎng)絡(luò)方法［26－31］可以建立參數(shù)化的硅通孔網(wǎng)絡(luò)模型。

利用提取的寄生參數(shù)建立三維集成電路互連線等效電路模型，通過電路仿真工具SPICE可以進(jìn)行信號完整性分析。信號完整性分析包括時(shí)域響應(yīng)分析和頻域分析，通過觀察信號時(shí)域響應(yīng)可以獲得互連線信號時(shí)延、串?dāng)_、下沖、過沖、誤碼率等信息;頻域分析主要是觀察電路的回路損耗和插入損耗隨頻率的變化。

4 結(jié)束語

三維集成電路利用硅通孔(TSV)技術(shù)，將多個(gè)有源層在垂直方向堆疊起來，從而極大地提升了芯片的集成密度。同時(shí)，信號通過TSV在垂直方向上傳輸，使不同分層器件實(shí)現(xiàn)最小路徑互連，從而減小時(shí)延和功耗，提高了系統(tǒng)性能。然而，三維集成電路也面臨著諸多技術(shù)難題，如散熱問題、設(shè)計(jì)自動化問題。本文簡要評述了三維集成電路設(shè)計(jì)自動化算法，指出三維模塊數(shù)據(jù)結(jié)構(gòu)和熱驅(qū)動的物理設(shè)計(jì)是三維集成電路設(shè)計(jì)自動化算法的關(guān)鍵部分。最后，本文詳細(xì)介紹了TSV技術(shù)，給出了TSV的電路建模方法，并對其發(fā)展趨勢給予了展望。

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