一種DSP高可靠性快速數(shù)據(jù)傳輸方法的研究*

何航峰，鄭步生

(南京航空航天大學(xué)電子信息工程學(xué)院，南京210016)

一種DSP高可靠性快速數(shù)據(jù)傳輸方法的研究*

何航峰，鄭步生*

(南京航空航天大學(xué)電子信息工程學(xué)院，南京210016)

為了避免DSP串行數(shù)據(jù)傳輸容易出現(xiàn)數(shù)據(jù)不同步、誤碼率高的情況，介紹了一種以DSP為核心，通過FPGA/CPLD擴展外設(shè)，采取幀同步和CRC校驗的數(shù)據(jù)傳輸方法。該設(shè)計在DSP數(shù)據(jù)傳輸硬件設(shè)計的基礎(chǔ)上，依靠有限狀態(tài)機幀同步法和按字節(jié)計算CRC，將兩種方法相結(jié)合定義新的通信協(xié)議，將數(shù)據(jù)存放于所約定的數(shù)據(jù)幀中進(jìn)行傳輸。測試結(jié)果表明該方法提高了整個DSP系統(tǒng)的效率、穩(wěn)定性和安全性，適用于眾多信息量大、高速數(shù)據(jù)傳輸?shù)膱龊稀?/p>

DSP;FPGA/CPLD;數(shù)據(jù)傳輸;CRC校驗;幀同步

1 系統(tǒng)結(jié)構(gòu)

圖1 系統(tǒng)組成結(jié)構(gòu)框圖

從圖1可以看出，DSP通過外部存儲器接口EMIF與FPGA/CPLD相連，F(xiàn)PGA/CPLD再與串口控制芯片、AD芯片等外部芯片相連。通過配置EMIF和中斷，達(dá)到了擴展DSP外部接口的功能;同時FPGA/CPLD又可以兼做數(shù)據(jù)預(yù)處理和緩存設(shè)置，從而能緩解DSP的壓力［1，5］。

在軟件運行上，DSP除了完成相關(guān)運算工作外，還要處理各種中斷服務(wù)。若中斷服務(wù)程序占用時間較長，在中斷程序運行時又產(chǎn)生了新的中斷，可能會造成數(shù)據(jù)的丟失。為了保證數(shù)據(jù)的可靠性和高速性，需要在通信過程中加入一種通信協(xié)議［4-6］。本文定義的通訊協(xié)議:將數(shù)據(jù)以數(shù)據(jù)幀傳輸，并在其中加入特點規(guī)則的同步和校驗。圖2所示的數(shù)據(jù)幀結(jié)構(gòu)是本文所定義的幀結(jié)構(gòu)，其中幀頭是用于幀同步;幀長度和類型用于簡單判斷;校驗采用CRC校驗來判斷數(shù)據(jù)是否正確。串口數(shù)據(jù)傳輸?shù)目煽啃灾饕罁?jù)幀頭同步和CRC校驗。

圖2 數(shù)據(jù)幀結(jié)構(gòu)

采用合適幀頭同步方法和CRC校驗算法，是保證數(shù)據(jù)可靠性和高速性的關(guān)鍵。下文將對這兩種方法的選用進(jìn)行分析探討。

2 幀頭同步研究

幀頭一般是由一個或多個ASCⅡ字符組成，假定約定的幀頭為兩個字節(jié)——“0x11，0xBB”。在串口通信中，常用的幀同步方法有逐次比較法、FIFO隊列法和有限狀態(tài)機法。

2.1 逐次比較法

逐次比較法的原理就是將所需數(shù)據(jù)與約定數(shù)據(jù)逐一比較，它在編碼、數(shù)據(jù)采集、數(shù)學(xué)等領(lǐng)域都有廣泛應(yīng)用。方法程序流程如圖3所示。

圖3 逐次比較法程序流程

逐次比較法所需代碼量小，編程實現(xiàn)簡單，可以簡單擴展到多字節(jié)同步等。但是在串口數(shù)據(jù)傳輸量大、傳輸速率高的場合，容易出現(xiàn)同步耗時長、很難同步的情況。例如，串口數(shù)據(jù)接收隊列為0x00、0x55、0x11、0x11、0xBB……，當(dāng)比較第1個“0x11”時，該方法認(rèn)為第1個接收字節(jié)正確，開始比較第2個接收的字節(jié)。第2個字節(jié)仍為“0x11”，發(fā)現(xiàn)不正確，必須等待新的字節(jié)重新比較第1個幀頭，因此會導(dǎo)致幀頭的第1個字節(jié)也沒有同步上。事實上，前3個字節(jié)“0x00、0x55、0x11”為干擾，“0x11、0xBB”才是幀頭。若同步幀頭前干擾字節(jié)比較多，完成幀頭同步所需時間也比較久。

該方法一般適用于以非中斷方式接收串口數(shù)據(jù)，要求系統(tǒng)對實時性要求低，所傳輸?shù)臄?shù)據(jù)幀短的場合。

2.2 FIFO隊列法

為了改進(jìn)逐次比較法的缺點，可以進(jìn)行雙或多字節(jié)幀頭比較。根據(jù)約定好的幀頭長度，定義一個相同長度的全局字節(jié)數(shù)組，將數(shù)組看成一個FIFO隊列，先進(jìn)先出存放數(shù)據(jù)。本文所設(shè)計的硬件系統(tǒng)可以選擇具有FIFO緩沖區(qū)的串口芯片或者在FPGA/CPLD建立FIFO緩沖區(qū)，可用于基于FIFO隊列的幀同步方法。該方法的程序流程如圖4所示。

圖4 FIFO隊列法程序流程

對于前面提到的隊列0x00、0x55、0x11、0x11、0xBB……測試。幀同步隊列中數(shù)據(jù)依次為:［0xFF、0xFF］→［0x00、0xFF］→［0x55、0x00］→［0x11、0x55］→［0x11、0x11］→［0xBB、0x11］。當(dāng)檢測出［Head2、Head1］=［0xBB、0x11］，已經(jīng)實現(xiàn)同步。

FIFO隊列法在同步時間和準(zhǔn)確性上比逐次比較法好，但是同步過程中需要進(jìn)行大量的字節(jié)搬移，將占用大量內(nèi)存，尤其是在中斷時，服務(wù)程序?qū)⒃诎徇\數(shù)據(jù)上耗費大量時間。

2.3 有限狀態(tài)機法

該方法將數(shù)據(jù)的接收過程分為若干個狀態(tài):接收信息頭Head1狀態(tài)、接收信息頭Head2狀態(tài)、接收幀長度狀態(tài)、接收數(shù)據(jù)類型狀態(tài)、接收數(shù)據(jù)狀態(tài)機及接收校驗狀態(tài)，狀態(tài)轉(zhuǎn)移圖如圖5所示。

圖5 有限狀態(tài)機轉(zhuǎn)移圖

對前面提到的隊列 0x00、0x55、0x11、0x11、0xBB……測試。系統(tǒng)的接收狀態(tài)依次為Head1→Head1→Head1→Head2→Head2→Length，此時已經(jīng)是同步狀態(tài)。同步后，程序按照協(xié)議開始依次接收數(shù)據(jù)幀長度、命令類型、數(shù)據(jù)和校驗位。接收完后，重新設(shè)置系統(tǒng)接收狀態(tài)為Head1。

由于采用了狀態(tài)機和消息機制的結(jié)構(gòu)，該設(shè)計方法可以快速有效的實現(xiàn)串口幀同步。該方法的程序編寫結(jié)構(gòu)清晰，后期也便于維護(hù)。而且，該方法的中斷服務(wù)程序所需處理的工作量比較少，處理速度快，緩解了中斷服務(wù)程序的壓力。有限狀態(tài)機法也是3種方法中更滿足系統(tǒng)設(shè)計的需求。

3 CRC校驗

循環(huán)冗余碼校驗 CRC(Cyclic Redundancy Check)編碼簡單、誤判概率極低，被廣泛的應(yīng)用于控制及通信領(lǐng)域。在許多數(shù)據(jù)傳輸過程中，都需要這種方法對傳輸?shù)臄?shù)據(jù)進(jìn)行校驗。CRC計算可以依靠專用的硬件來實現(xiàn)，但對于應(yīng)用DSP作控制或傳輸?shù)南到y(tǒng)，可以通過編程的方法完成編碼過程，而無需外加硬件，實現(xiàn)更加靈活，減少硬件負(fù)擔(dān)和成本［9］。

3.1 CRC校驗原理

假設(shè)p位信息碼為P(X)，r位CRC碼為R(X)。將信息碼P(X)左移r位得到一個n=p+r的序列XrP(X)，那么必然存在一個r位的多項式G(X)，將XrP(X)模2除以G(X)，得到的余數(shù)就是我們需要的r位CRC碼R(X)。數(shù)據(jù)傳輸時，將R(X)加在P(X)后面進(jìn)行傳輸，在接收端再次進(jìn)行CRC校驗，判斷是否有誤碼。如式(1)所示，Q(X)為整數(shù)［11-12］。

生成步驟如下:

(1)將X的最高次冪為r的生成多項式G(X)轉(zhuǎn)換成對應(yīng)的r+1位二進(jìn)制序列;

(2)將信息碼左移r位，得到信息序列XrP(X);

(3)用生成多項式對信息序列進(jìn)行模2除法，得到r位的余數(shù);

(4)將于r位余數(shù)拼接到p位信息碼后面，得到n=p+r的傳輸序列。

3.2 快速CRC算法

CRC校驗的設(shè)計需要保證其在更短的時間完成更多的校驗，尤其對于實時性要求高的場合，校驗占用過多的時間和內(nèi)存，將破壞系統(tǒng)數(shù)據(jù)交互的實時性，加重系統(tǒng)運算負(fù)擔(dān)。為了提升DSP系統(tǒng)的CRC計算速率，合理利用DSP的內(nèi)存。本文提出了一種按字節(jié)計算的快速CRC算法。

對于一個信息碼P(X)可以表示為式(2)，其中Pn為一個字節(jié)八位:

按照前面求該序列的CRC碼方法，先左移16位，即乘以216，再除以多項式G(X)，如式(3)所示:

設(shè):

將式(4)代入(2)得到:

將Rn(X)分解成高八位RnH8(X)和第八位RnL8(X)，式子如下:

Rn(X)·28=［RnH9(X)·28+RnL8(X)］·28(6)將式(6)代入式(5)得:

再設(shè)

將式(8)代入式(7)，通過類推整理后可得式(9)，其中R0(X)便是要求的余數(shù):

通過(9)可以得出結(jié)論:計算本字節(jié)后的CRC碼等于上一字節(jié)余式CRC碼的低8位左移8位，再加上上一字節(jié)CRC右移8位和本字節(jié)之和所求得的CRC碼。根據(jù)該結(jié)論，只要計算出一個字節(jié)，八位二進(jìn)制序列的CRC碼，并將它放到表格里面，在計算CRC碼時便可以方便查詢。八位二進(jìn)制序列的CRC碼為256個，共占用內(nèi)存512 byte。

傳統(tǒng)的CRC算法多采用按位計算CRC和半字節(jié)計算CRC。式(10)為按位計算CRC整理所得式子，式(11)為按半字節(jié)計算CRC整理所得式子。

根據(jù)(10)，對于按位計算CRC可以得出結(jié)論:計算本位后的CRC碼等于上一位CRC碼乘以2后除以多項式，所得的余數(shù)再加上本位值除以多項式所得的余數(shù)。

根據(jù)式(11)，對于按半字節(jié)計算CRC可以得出結(jié)論:計算本字節(jié)后的CRC碼等于上一字節(jié)CRC碼的低12位左移4位后，再加上上一字節(jié)余式CRC右移4位和本字節(jié)之和后所得的CRC碼。通過這種方法，求解一長序列的CRC碼，其實就是求解4位二進(jìn)制序列的CRC碼。4位二進(jìn)制序列的CRC碼為16個，所生成的表格將占用32 byte的內(nèi)存。

上述3種計算CRC校驗的方法，按位計算CRC代碼簡單，所占用的內(nèi)存比較少。但同時也帶來了速度問題，一位一位計算CRC，在高速通信或者是信息碼較長的情況下，占用了處理器的太多時間。該算法比較適用于內(nèi)存小、對時間要求不高的系統(tǒng)。按半字節(jié)計算CRC內(nèi)存占用32 byte，速度較按位計算CRC有明顯的提高。半字節(jié)計算CRC比較適用于小內(nèi)存的系統(tǒng)，它既不會占用太多內(nèi)存，速度上也有顯著的提高。

對于DSP系統(tǒng)，系統(tǒng)本身的內(nèi)存比較大，數(shù)據(jù)的傳輸量也比較大。上面的兩種方法在速度上未能達(dá)到數(shù)據(jù)高速傳輸?shù)囊?，而且對系統(tǒng)的內(nèi)存資源利用率也不高。按字節(jié)計算CRC碼在所占用512 byte內(nèi)存，可以滿足DSP的內(nèi)存需求。在速度上，該方法較其他兩種方法更加快速，滿足了高速通信的要求。

4 方案實現(xiàn)

本文討論的高可靠性數(shù)據(jù)傳輸方法在DSP上進(jìn)行了實現(xiàn)和測試。DSP處理芯片選用TMS320VC5509A，將其工作頻率設(shè)置在100 MHz; CPLD選用xilinx的XA2C256，工作頻率設(shè)置在144 MHz，通過DSP的外部存儲器接口EMIF和中斷與CPLD連接，以此來擴展DSP的外部接口。將串口控制芯片、AD轉(zhuǎn)換芯片等通過CPLD與DSP進(jìn)行連接。在CPLD中設(shè)立了FIFO空間用于暫時存放數(shù)據(jù)，并通過CPLD對數(shù)據(jù)進(jìn)行預(yù)處理，包括有限狀態(tài)機法幀頭同步等。在校驗上采用按字節(jié)CRC校驗，利用DSP軟件實現(xiàn)。

測試分為2種:幀頭同步測試和CRC校驗測試。幀頭同步測試:隨機產(chǎn)生1 byte～10 byte的幀頭干擾數(shù)據(jù)，加在約定的幀頭前，通過串口傳輸?shù)狡脚_測試幀頭同步。CRC校驗測試:根據(jù)本文定義的數(shù)據(jù)幀，產(chǎn)生50 byte大小的數(shù)據(jù)幀，將其分為正確數(shù)據(jù)幀和人為錯誤數(shù)據(jù)幀，輸入到DSP中進(jìn)行測試。

在幀頭同步測試上，應(yīng)用有限狀態(tài)機法，程序所需處理的工作量少，經(jīng)過多次同步試驗，相對于另兩種幀頭同步方法未出現(xiàn)同步錯誤，平均耗時短。

CRC校驗測試結(jié)果如表1所示。按字節(jié)計算CRC校驗在速度上明顯優(yōu)于其他兩種算法，DSP也能夠滿足該算法占用512 byte的內(nèi)存。針對不同的微處理器和系統(tǒng)，可以選擇不同的校驗算法來滿足內(nèi)存和速度的需求。

表1 CRC校驗測試結(jié)果

在本文測試的硬件架構(gòu)下對于按字節(jié)CRC校驗，可以理解為以下幾步:

(1)讀取FIFO中的數(shù)據(jù);

(2)查找輸入字節(jié)對應(yīng)的CRC碼;

(3)將新輸入字節(jié)的CRC碼與原有的CRC碼相加。

對于C5X系列，一般2個時鐘周期可以完成一個字節(jié)的CRC校驗。對于C6X系列，采用Galois域乘法指令，僅需1個時鐘周期便可以完成一個字節(jié)的CRC校驗［9-10］。

5 結(jié)束語

本文中討論了一種DSP的高可靠性快速數(shù)據(jù)傳輸方法，硬件采用DSP擴展FPGA/CPLD實現(xiàn)。通過這一硬件方案，解決了DSP本身串口數(shù)量少的問題，利用中斷查詢等方法可以擴展到6個～8個串口;像AD等高速數(shù)據(jù)轉(zhuǎn)換器可以通過FPGA/ CPLD與DSP進(jìn)行連接，解決數(shù)據(jù)寬度時鐘等不匹配問題;FPGA/CPLD可以對數(shù)據(jù)進(jìn)行預(yù)處理，緩解DSP的運算壓力。

通過有限狀態(tài)機法同步和按字節(jié)計算CRC法的通信協(xié)議，避免了數(shù)據(jù)傳輸量大、高速情況下容易出線誤碼、干擾碼的情況，確保了數(shù)據(jù)的可靠性。該協(xié)議保證了數(shù)據(jù)傳輸?shù)母咚俾?，滿足高速傳輸系統(tǒng)的傳輸要求，并且能夠保證傳輸?shù)馁|(zhì)量。將該方法稍作修改移植，可以應(yīng)用于不同的系統(tǒng)。

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Study on High-Reliability and High-Speed Data Transm ission on DSP*

HE Hangfeng，ZHENG Busheng*
(College of Electronic and Information Engineering，Nanjing University of Aeronautics and Astronautics，Nanjing 210016，China)

Asynchronous data and high error rate always happen in DSP data transmission.To avoid those problems，data transmission method is designed based on DSP，through FPGA/CPLD expansion peripherals，and taken frame synchronization and CRC.Based on a DSP hardware design，a new communication protocol is defined which depends on finite state frame synchronization and calculated by byte CRC.The data stores in the data frame to transport. Through some tests，themethod can improve the efficiency，stability，security of the DSP system.It also adapts the occasionswhich large amount and high-speed data transfer.

DSP;FPGA/CPLD;data transmission;CRC;communication protocol

隨著科技的發(fā)展、應(yīng)用環(huán)境復(fù)雜化，對數(shù)字信號處理系統(tǒng)的要求也越來越高。特別是在雷達(dá)、通信等大型數(shù)據(jù)處理系統(tǒng)中，數(shù)據(jù)傳輸量大、處理流程復(fù)雜、實時性及傳輸速率要求高［1］。傳統(tǒng)的由單獨DSP構(gòu)成的數(shù)字信號處理系統(tǒng)，其自帶的串口數(shù)量有限，難以滿足與多個外設(shè)同時進(jìn)行數(shù)據(jù)傳輸?shù)男枰?］;未經(jīng)規(guī)范的串口數(shù)據(jù)傳輸，容易出現(xiàn)干擾碼或產(chǎn)生誤碼，從而影響系統(tǒng)的可靠性［9］。因此，對DSP系統(tǒng)與外設(shè)之間在數(shù)據(jù)傳輸?shù)母咚偾铱煽啃苑矫娴难芯渴欠浅Ｖ匾?。本文?DSP與 FPGA/ CPLD硬件架構(gòu)的基礎(chǔ)上，通過幀頭同步和CRC校驗，來保證數(shù)據(jù)傳輸?shù)母咚偾铱煽俊?/p>

TN913 文獻(xiàn)標(biāo)識碼:A 文章編號:1005-9490(2014)01-0157-05

DSP系統(tǒng)與外部設(shè)備進(jìn)行信息交流時，串口通信是最常用的通訊方式［1］，但存在下幾個問題:(1)串口數(shù)量，一般DSP自帶的串口為2個～3個，但是現(xiàn)在外設(shè)越來越多，往往要求系統(tǒng)擁有3個以上串口;(2)DSP系統(tǒng)通常會遇到高速的數(shù)據(jù)，但是大部分的高速數(shù)據(jù)轉(zhuǎn)換器不能直接與DSP相互連接; (3)一些數(shù)據(jù)的預(yù)處理會增加DSP的負(fù)擔(dān)［2-4］。

為了克服上述問題，可在硬件上通過 FPGA/ CPLD來擴展DSP的外設(shè)，而在軟件上重新定義新的通信協(xié)議。本系統(tǒng)組成結(jié)構(gòu)如圖1所示。

項目來源:江蘇高校優(yōu)勢學(xué)科建設(shè)工程項目

2013-04-23修改日期:2013-06-04

EEACC:6210

10.3969/j.issn.1005-9490.2014.01.038

何航峰(1988-)，男，漢族，浙江慈溪人，南京航空航天大學(xué)電子信息工程學(xué)院研究生，碩士，主要研究方向為電路與系統(tǒng)，172849190@qq.com;

鄭步生(1961-)，男，漢族，江蘇濱海人，南京航空航天大學(xué)電子信息工程學(xué)院，副教授，主要研究領(lǐng)域為電路與系統(tǒng)、射頻仿真等，bszheng@nuaa.edu.cn。