簡(jiǎn)易數(shù)控直流穩(wěn)壓電源的設(shè)計(jì)

資靈薇+安盼盼+潘迪

摘要：本設(shè)計(jì)以直流電壓源為核心，CPLD為主控制器，通過(guò)按鈕來(lái)設(shè)置直流電源的輸出電壓，設(shè)置步進(jìn)等級(jí)可達(dá)0.1V，輸出電壓范圍為0—9.9V，輸出電流為1A，并由數(shù)碼管顯示輸出電壓值。由“＋”、“-”兩鍵分別控制輸出電壓步進(jìn)增減，并且輸出電壓可預(yù)置在0~9.9V之間的任意一個(gè)值。由CPLD輸出數(shù)字信號(hào)，經(jīng)過(guò)D/A轉(zhuǎn)換器（AD0832）輸出模擬電流量，再經(jīng)過(guò)運(yùn)算放大器隔離放大輸出模擬電壓量，控制穩(wěn)壓芯片L7805電壓的變化而輸出不同的電壓。

關(guān)鍵詞：數(shù)控直流電源；CPLD；D/A數(shù)模轉(zhuǎn)換

1方案設(shè)計(jì)

設(shè)計(jì)要求：（1）輸出電壓范圍：0~9.9V，步進(jìn)0.1V，紋波不大于10mV。（2）輸出電流：500mA。（3）輸出電壓用數(shù)碼管顯示。（4）由“+”、“-”鍵分別控制輸出電壓步進(jìn)增或減。（5）輸出電壓可預(yù)置在0~9.9V之間任意值。（6）輸出電壓可自動(dòng)增加或減少（步進(jìn)不變）。（7）增加保護(hù)功能：輸出電壓不能發(fā)生從0.0→9.9（或9.9→0.0）跳變。

2設(shè)計(jì)思路

3主要電路（設(shè)計(jì)和計(jì)算）

3.1電源部分：

a.變壓部分：我們用的是220V，15V的變壓器變壓。

b.濾波部分：為了使穩(wěn)壓電源可以正常工作，濾波電路的輸出電壓U1應(yīng)該滿足下式：

U1≥Uomax+（UI-Uo）min

其中：Uomax為穩(wěn)壓電源輸出最大值

（UI-Uo）min 為集成穩(wěn)壓器輸入與輸出最小電壓差，典型值為3V.

所以：U1≥=V =12+3=15v

τ=RLC≥（3→5）T

RL=U1×I1（頻率為50HZ）

C=（3→5）T*0.5÷RL=（3→5）×0.02×0.52×20.57=2666μF

則可以取2600μF以上的電容（RLC越大，電容的放電速度越慢，紋波成分越?。Ｒ虼穗娙軨選用3300μF電解電容來(lái)濾波。

3.2CPLD部分。該部分我們將其分為6個(gè)模塊分來(lái)實(shí)現(xiàn)其功能，其中時(shí)鐘模塊用的是原理圖，其他模塊使用VHDL語(yǔ)言編寫，最后合成頂層文件的原理圖文件。

3.2.1十進(jìn)制可逆計(jì)數(shù)部分（延時(shí)，長(zhǎng)按）。（其中V為兩位BCD輸出電壓值，N為防抖延遲計(jì)數(shù)和快進(jìn)連續(xù)計(jì)數(shù)延遲判斷變量，DL為減速變量，時(shí)鐘1Hz）第一，先實(shí)現(xiàn)從00~99的加減功能，分為temp1（0~9）（低位）和temp2（0~9）（高位）兩位，每次都加（減）1，加到99（0）停止，控制temp1和temp2的取值范圍，然后temp1等于9時(shí)temp2進(jìn)（或減）一位，到99或0時(shí)停止；第二，實(shí)現(xiàn)防抖和長(zhǎng)按功能，要消除因機(jī)械抖動(dòng)而改變輸出的電壓。快進(jìn)連續(xù)計(jì)數(shù)延遲判斷變量，當(dāng)某一個(gè)按鍵長(zhǎng)時(shí)間按下時(shí)，實(shí)現(xiàn)連續(xù)加減。

3.2.2BCD轉(zhuǎn)二進(jìn)制。上面的程序輸出的是0~99的BCD碼，而實(shí)際中需要將0~99的二進(jìn)制碼輸入DAC0832，所以還應(yīng)將BCD碼轉(zhuǎn)換為二進(jìn)制輸出。

3.2.3BCD轉(zhuǎn)8段譯碼顯示。這個(gè)模塊是把可逆計(jì)數(shù)模塊輸出的小數(shù)點(diǎn)前一位和小數(shù)點(diǎn)輸出到數(shù)碼管上，因?yàn)閹в行?shù)點(diǎn)，所以這一位有8位輸出，最高位是‘1代表小數(shù)點(diǎn)。（BCD碼輸出顯示到數(shù)碼管上）這個(gè)模塊的敏感信號(hào)就不是時(shí)鐘了，還是temp1和temp2。由于實(shí)際中數(shù)碼管是共陰極的，所以用真值表中‘1就代表點(diǎn)亮該位，‘0代表熄滅。

3.2.4時(shí)鐘和分頻。因?yàn)檎{(diào)用芯片內(nèi)的晶振時(shí)鐘的VHDL代碼比較復(fù)雜，所以內(nèi)部時(shí)鐘這部分用原理圖設(shè)計(jì)。分頻部分，主要是將內(nèi)部時(shí)鐘的高頻率降低到我們所需的頻率，產(chǎn)生一個(gè)新的頻率。

3.3D/A轉(zhuǎn)換。D/A轉(zhuǎn)換：CPLD部分向DAC0832發(fā)送數(shù)字編碼，產(chǎn)生不同的輸出。由于DAC0832的為電流量需要用運(yùn)放將電流信號(hào)轉(zhuǎn)變?yōu)殡妷盒盘?hào)。為了實(shí)現(xiàn)電壓值穩(wěn)定輸出，還需要通過(guò)運(yùn)放實(shí)現(xiàn)。因?yàn)檩敵鲭妷毫砍虨?0V，VREF基準(zhǔn)電壓范圍為-15V---+15V，基準(zhǔn)電壓可以為5.0V，這樣在DAC0832的8腳輸出電壓的分辨率為：5.0÷127=0.039。即D/A輸入數(shù)據(jù)端每增加1，電壓增加0.039V。然后調(diào)節(jié)反饋電阻R 的大小，才能得到輸出電壓的電壓分辨率：0.039÷15KΩ=0.1÷R，R的大小約為38.46 KΩ。這樣當(dāng)調(diào)節(jié)電壓的時(shí)候，以每次0.1V的梯度增加或者降低電壓。

4檢測(cè)與調(diào)試問(wèn)題

在檢測(cè)D/A轉(zhuǎn)換的Vref上，431提供的輸出電壓應(yīng)該是5V，但出來(lái)總是9V左右0，不能滿足DA轉(zhuǎn)換的需要，電 路參數(shù)的設(shè)定還存在問(wèn)題，暫時(shí)沒檢測(cè)出來(lái)。

在調(diào)試CPLD的輸出即DAC0832的輸入時(shí)。是從BCD碼向二進(jìn)制數(shù)的轉(zhuǎn)換，引腳鎖定比較復(fù)雜，檢測(cè)了很多遍，輸出不同的二進(jìn)制數(shù)最后才正確的鎖定好所有的引腳。

用示波器測(cè)試紋波的時(shí)候，紋波的大小約30mv，比較大，想到的解決方案是再電源和地之間加了一個(gè)1000μF和1nF的電容來(lái)減小輸出的紋波。

在測(cè)試輸出電流的時(shí)候，總是只有幾毫安的大小，然后返回去檢測(cè)輸出電壓是正確的，再檢查7805之間的壓差發(fā)現(xiàn)為0，即7805被燒壞，沒有起到擴(kuò)流的左右，解決方法即更換一個(gè)7805。

5測(cè)試數(shù)據(jù)及實(shí)驗(yàn)結(jié)果

電路空載及接入功率電阻（作為負(fù)載）后所測(cè)得電源電壓輸出及紋波大小如下表所示：

序號(hào) 空載 接10歐姆負(fù)載

顯示電壓/V 測(cè)量電壓/V 顯示電壓/V 輸出紋波/mV

1 9.9 9.75 9.9 6.1

2 9.0 8.90 9.0 6.1

3 8.0 7.95 8.0 6.3

4 7.0 7.00 7.0 6.2

5 6.0 6.03 6.0 6.1

6 5.0 5.04 5.0 6.4

7 4.0 4.10 4.0 6.2

8 3.0 3.09. 3.0 6.3

9 2.0 2.11 2.0 6.4

10 1.0 1.11 1.0 6.2

11 0.0 0.23 0.0 6.3

摘要：本設(shè)計(jì)以直流電壓源為核心，CPLD為主控制器，通過(guò)按鈕來(lái)設(shè)置直流電源的輸出電壓，設(shè)置步進(jìn)等級(jí)可達(dá)0.1V，輸出電壓范圍為0—9.9V，輸出電流為1A，并由數(shù)碼管顯示輸出電壓值。由“＋”、“-”兩鍵分別控制輸出電壓步進(jìn)增減，并且輸出電壓可預(yù)置在0~9.9V之間的任意一個(gè)值。由CPLD輸出數(shù)字信號(hào)，經(jīng)過(guò)D/A轉(zhuǎn)換器（AD0832）輸出模擬電流量，再經(jīng)過(guò)運(yùn)算放大器隔離放大輸出模擬電壓量，控制穩(wěn)壓芯片L7805電壓的變化而輸出不同的電壓。

關(guān)鍵詞：數(shù)控直流電源；CPLD；D/A數(shù)模轉(zhuǎn)換

1方案設(shè)計(jì)

設(shè)計(jì)要求：（1）輸出電壓范圍：0~9.9V，步進(jìn)0.1V，紋波不大于10mV。（2）輸出電流：500mA。（3）輸出電壓用數(shù)碼管顯示。（4）由“+”、“-”鍵分別控制輸出電壓步進(jìn)增或減。（5）輸出電壓可預(yù)置在0~9.9V之間任意值。（6）輸出電壓可自動(dòng)增加或減少（步進(jìn)不變）。（7）增加保護(hù)功能：輸出電壓不能發(fā)生從0.0→9.9（或9.9→0.0）跳變。

2設(shè)計(jì)思路

3主要電路（設(shè)計(jì)和計(jì)算）

3.1電源部分：

a.變壓部分：我們用的是220V，15V的變壓器變壓。

b.濾波部分：為了使穩(wěn)壓電源可以正常工作，濾波電路的輸出電壓U1應(yīng)該滿足下式：

U1≥Uomax+（UI-Uo）min

其中：Uomax為穩(wěn)壓電源輸出最大值

（UI-Uo）min 為集成穩(wěn)壓器輸入與輸出最小電壓差，典型值為3V.

所以：U1≥=V =12+3=15v

τ=RLC≥（3→5）T

RL=U1×I1（頻率為50HZ）

C=（3→5）T*0.5÷RL=（3→5）×0.02×0.52×20.57=2666μF

則可以取2600μF以上的電容（RLC越大，電容的放電速度越慢，紋波成分越?。?。因此電容C選用3300μF電解電容來(lái)濾波。

3.2CPLD部分。該部分我們將其分為6個(gè)模塊分來(lái)實(shí)現(xiàn)其功能，其中時(shí)鐘模塊用的是原理圖，其他模塊使用VHDL語(yǔ)言編寫，最后合成頂層文件的原理圖文件。

3.2.1十進(jìn)制可逆計(jì)數(shù)部分（延時(shí)，長(zhǎng)按）。（其中V為兩位BCD輸出電壓值，N為防抖延遲計(jì)數(shù)和快進(jìn)連續(xù)計(jì)數(shù)延遲判斷變量，DL為減速變量，時(shí)鐘1Hz）第一，先實(shí)現(xiàn)從00~99的加減功能，分為temp1（0~9）（低位）和temp2（0~9）（高位）兩位，每次都加（減）1，加到99（0）停止，控制temp1和temp2的取值范圍，然后temp1等于9時(shí)temp2進(jìn)（或減）一位，到99或0時(shí)停止；第二，實(shí)現(xiàn)防抖和長(zhǎng)按功能，要消除因機(jī)械抖動(dòng)而改變輸出的電壓?？爝M(jìn)連續(xù)計(jì)數(shù)延遲判斷變量，當(dāng)某一個(gè)按鍵長(zhǎng)時(shí)間按下時(shí)，實(shí)現(xiàn)連續(xù)加減。

3.2.2BCD轉(zhuǎn)二進(jìn)制。上面的程序輸出的是0~99的BCD碼，而實(shí)際中需要將0~99的二進(jìn)制碼輸入DAC0832，所以還應(yīng)將BCD碼轉(zhuǎn)換為二進(jìn)制輸出。

3.2.3BCD轉(zhuǎn)8段譯碼顯示。這個(gè)模塊是把可逆計(jì)數(shù)模塊輸出的小數(shù)點(diǎn)前一位和小數(shù)點(diǎn)輸出到數(shù)碼管上，因?yàn)閹в行?shù)點(diǎn)，所以這一位有8位輸出，最高位是‘1代表小數(shù)點(diǎn)。（BCD碼輸出顯示到數(shù)碼管上）這個(gè)模塊的敏感信號(hào)就不是時(shí)鐘了，還是temp1和temp2。由于實(shí)際中數(shù)碼管是共陰極的，所以用真值表中‘1就代表點(diǎn)亮該位，‘0代表熄滅。

3.2.4時(shí)鐘和分頻。因?yàn)檎{(diào)用芯片內(nèi)的晶振時(shí)鐘的VHDL代碼比較復(fù)雜，所以內(nèi)部時(shí)鐘這部分用原理圖設(shè)計(jì)。分頻部分，主要是將內(nèi)部時(shí)鐘的高頻率降低到我們所需的頻率，產(chǎn)生一個(gè)新的頻率。

3.3D/A轉(zhuǎn)換。D/A轉(zhuǎn)換：CPLD部分向DAC0832發(fā)送數(shù)字編碼，產(chǎn)生不同的輸出。由于DAC0832的為電流量需要用運(yùn)放將電流信號(hào)轉(zhuǎn)變?yōu)殡妷盒盘?hào)。為了實(shí)現(xiàn)電壓值穩(wěn)定輸出，還需要通過(guò)運(yùn)放實(shí)現(xiàn)。因?yàn)檩敵鲭妷毫砍虨?0V，VREF基準(zhǔn)電壓范圍為-15V---+15V，基準(zhǔn)電壓可以為5.0V，這樣在DAC0832的8腳輸出電壓的分辨率為：5.0÷127=0.039。即D/A輸入數(shù)據(jù)端每增加1，電壓增加0.039V。然后調(diào)節(jié)反饋電阻R 的大小，才能得到輸出電壓的電壓分辨率：0.039÷15KΩ=0.1÷R，R的大小約為38.46 KΩ。這樣當(dāng)調(diào)節(jié)電壓的時(shí)候，以每次0.1V的梯度增加或者降低電壓。

4檢測(cè)與調(diào)試問(wèn)題

在檢測(cè)D/A轉(zhuǎn)換的Vref上，431提供的輸出電壓應(yīng)該是5V，但出來(lái)總是9V左右0，不能滿足DA轉(zhuǎn)換的需要，電 路參數(shù)的設(shè)定還存在問(wèn)題，暫時(shí)沒檢測(cè)出來(lái)。

在調(diào)試CPLD的輸出即DAC0832的輸入時(shí)。是從BCD碼向二進(jìn)制數(shù)的轉(zhuǎn)換，引腳鎖定比較復(fù)雜，檢測(cè)了很多遍，輸出不同的二進(jìn)制數(shù)最后才正確的鎖定好所有的引腳。

用示波器測(cè)試紋波的時(shí)候，紋波的大小約30mv，比較大，想到的解決方案是再電源和地之間加了一個(gè)1000μF和1nF的電容來(lái)減小輸出的紋波。

在測(cè)試輸出電流的時(shí)候，總是只有幾毫安的大小，然后返回去檢測(cè)輸出電壓是正確的，再檢查7805之間的壓差發(fā)現(xiàn)為0，即7805被燒壞，沒有起到擴(kuò)流的左右，解決方法即更換一個(gè)7805。

5測(cè)試數(shù)據(jù)及實(shí)驗(yàn)結(jié)果

電路空載及接入功率電阻（作為負(fù)載）后所測(cè)得電源電壓輸出及紋波大小如下表所示：

序號(hào) 空載 接10歐姆負(fù)載

顯示電壓/V 測(cè)量電壓/V 顯示電壓/V 輸出紋波/mV

1 9.9 9.75 9.9 6.1

2 9.0 8.90 9.0 6.1

3 8.0 7.95 8.0 6.3

4 7.0 7.00 7.0 6.2

5 6.0 6.03 6.0 6.1

6 5.0 5.04 5.0 6.4

7 4.0 4.10 4.0 6.2

8 3.0 3.09. 3.0 6.3

9 2.0 2.11 2.0 6.4

10 1.0 1.11 1.0 6.2

11 0.0 0.23 0.0 6.3

摘要：本設(shè)計(jì)以直流電壓源為核心，CPLD為主控制器，通過(guò)按鈕來(lái)設(shè)置直流電源的輸出電壓，設(shè)置步進(jìn)等級(jí)可達(dá)0.1V，輸出電壓范圍為0—9.9V，輸出電流為1A，并由數(shù)碼管顯示輸出電壓值。由“＋”、“-”兩鍵分別控制輸出電壓步進(jìn)增減，并且輸出電壓可預(yù)置在0~9.9V之間的任意一個(gè)值。由CPLD輸出數(shù)字信號(hào)，經(jīng)過(guò)D/A轉(zhuǎn)換器（AD0832）輸出模擬電流量，再經(jīng)過(guò)運(yùn)算放大器隔離放大輸出模擬電壓量，控制穩(wěn)壓芯片L7805電壓的變化而輸出不同的電壓。

關(guān)鍵詞：數(shù)控直流電源；CPLD；D/A數(shù)模轉(zhuǎn)換

1方案設(shè)計(jì)

設(shè)計(jì)要求：（1）輸出電壓范圍：0~9.9V，步進(jìn)0.1V，紋波不大于10mV。（2）輸出電流：500mA。（3）輸出電壓用數(shù)碼管顯示。（4）由“+”、“-”鍵分別控制輸出電壓步進(jìn)增或減。（5）輸出電壓可預(yù)置在0~9.9V之間任意值。（6）輸出電壓可自動(dòng)增加或減少（步進(jìn)不變）。（7）增加保護(hù)功能：輸出電壓不能發(fā)生從0.0→9.9（或9.9→0.0）跳變。

2設(shè)計(jì)思路

3主要電路（設(shè)計(jì)和計(jì)算）

3.1電源部分：

a.變壓部分：我們用的是220V，15V的變壓器變壓。

b.濾波部分：為了使穩(wěn)壓電源可以正常工作，濾波電路的輸出電壓U1應(yīng)該滿足下式：

U1≥Uomax+（UI-Uo）min

其中：Uomax為穩(wěn)壓電源輸出最大值

（UI-Uo）min 為集成穩(wěn)壓器輸入與輸出最小電壓差，典型值為3V.

所以：U1≥=V =12+3=15v

τ=RLC≥（3→5）T

RL=U1×I1（頻率為50HZ）

C=（3→5）T*0.5÷RL=（3→5）×0.02×0.52×20.57=2666μF

則可以取2600μF以上的電容（RLC越大，電容的放電速度越慢，紋波成分越?。Ｒ虼穗娙軨選用3300μF電解電容來(lái)濾波。

3.2CPLD部分。該部分我們將其分為6個(gè)模塊分來(lái)實(shí)現(xiàn)其功能，其中時(shí)鐘模塊用的是原理圖，其他模塊使用VHDL語(yǔ)言編寫，最后合成頂層文件的原理圖文件。

3.2.1十進(jìn)制可逆計(jì)數(shù)部分（延時(shí)，長(zhǎng)按）。（其中V為兩位BCD輸出電壓值，N為防抖延遲計(jì)數(shù)和快進(jìn)連續(xù)計(jì)數(shù)延遲判斷變量，DL為減速變量，時(shí)鐘1Hz）第一，先實(shí)現(xiàn)從00~99的加減功能，分為temp1（0~9）（低位）和temp2（0~9）（高位）兩位，每次都加（減）1，加到99（0）停止，控制temp1和temp2的取值范圍，然后temp1等于9時(shí)temp2進(jìn)（或減）一位，到99或0時(shí)停止；第二，實(shí)現(xiàn)防抖和長(zhǎng)按功能，要消除因機(jī)械抖動(dòng)而改變輸出的電壓?？爝M(jìn)連續(xù)計(jì)數(shù)延遲判斷變量，當(dāng)某一個(gè)按鍵長(zhǎng)時(shí)間按下時(shí)，實(shí)現(xiàn)連續(xù)加減。

3.2.2BCD轉(zhuǎn)二進(jìn)制。上面的程序輸出的是0~99的BCD碼，而實(shí)際中需要將0~99的二進(jìn)制碼輸入DAC0832，所以還應(yīng)將BCD碼轉(zhuǎn)換為二進(jìn)制輸出。

3.2.3BCD轉(zhuǎn)8段譯碼顯示。這個(gè)模塊是把可逆計(jì)數(shù)模塊輸出的小數(shù)點(diǎn)前一位和小數(shù)點(diǎn)輸出到數(shù)碼管上，因?yàn)閹в行?shù)點(diǎn)，所以這一位有8位輸出，最高位是‘1代表小數(shù)點(diǎn)。（BCD碼輸出顯示到數(shù)碼管上）這個(gè)模塊的敏感信號(hào)就不是時(shí)鐘了，還是temp1和temp2。由于實(shí)際中數(shù)碼管是共陰極的，所以用真值表中‘1就代表點(diǎn)亮該位，‘0代表熄滅。

3.2.4時(shí)鐘和分頻。因?yàn)檎{(diào)用芯片內(nèi)的晶振時(shí)鐘的VHDL代碼比較復(fù)雜，所以內(nèi)部時(shí)鐘這部分用原理圖設(shè)計(jì)。分頻部分，主要是將內(nèi)部時(shí)鐘的高頻率降低到我們所需的頻率，產(chǎn)生一個(gè)新的頻率。

3.3D/A轉(zhuǎn)換。D/A轉(zhuǎn)換：CPLD部分向DAC0832發(fā)送數(shù)字編碼，產(chǎn)生不同的輸出。由于DAC0832的為電流量需要用運(yùn)放將電流信號(hào)轉(zhuǎn)變?yōu)殡妷盒盘?hào)。為了實(shí)現(xiàn)電壓值穩(wěn)定輸出，還需要通過(guò)運(yùn)放實(shí)現(xiàn)。因?yàn)檩敵鲭妷毫砍虨?0V，VREF基準(zhǔn)電壓范圍為-15V---+15V，基準(zhǔn)電壓可以為5.0V，這樣在DAC0832的8腳輸出電壓的分辨率為：5.0÷127=0.039。即D/A輸入數(shù)據(jù)端每增加1，電壓增加0.039V。然后調(diào)節(jié)反饋電阻R 的大小，才能得到輸出電壓的電壓分辨率：0.039÷15KΩ=0.1÷R，R的大小約為38.46 KΩ。這樣當(dāng)調(diào)節(jié)電壓的時(shí)候，以每次0.1V的梯度增加或者降低電壓。

4檢測(cè)與調(diào)試問(wèn)題

在檢測(cè)D/A轉(zhuǎn)換的Vref上，431提供的輸出電壓應(yīng)該是5V，但出來(lái)總是9V左右0，不能滿足DA轉(zhuǎn)換的需要，電 路參數(shù)的設(shè)定還存在問(wèn)題，暫時(shí)沒檢測(cè)出來(lái)。

在調(diào)試CPLD的輸出即DAC0832的輸入時(shí)。是從BCD碼向二進(jìn)制數(shù)的轉(zhuǎn)換，引腳鎖定比較復(fù)雜，檢測(cè)了很多遍，輸出不同的二進(jìn)制數(shù)最后才正確的鎖定好所有的引腳。

用示波器測(cè)試紋波的時(shí)候，紋波的大小約30mv，比較大，想到的解決方案是再電源和地之間加了一個(gè)1000μF和1nF的電容來(lái)減小輸出的紋波。

在測(cè)試輸出電流的時(shí)候，總是只有幾毫安的大小，然后返回去檢測(cè)輸出電壓是正確的，再檢查7805之間的壓差發(fā)現(xiàn)為0，即7805被燒壞，沒有起到擴(kuò)流的左右，解決方法即更換一個(gè)7805。

5測(cè)試數(shù)據(jù)及實(shí)驗(yàn)結(jié)果

電路空載及接入功率電阻（作為負(fù)載）后所測(cè)得電源電壓輸出及紋波大小如下表所示：

序號(hào) 空載 接10歐姆負(fù)載

顯示電壓/V 測(cè)量電壓/V 顯示電壓/V 輸出紋波/mV

1 9.9 9.75 9.9 6.1

2 9.0 8.90 9.0 6.1

3 8.0 7.95 8.0 6.3

4 7.0 7.00 7.0 6.2

5 6.0 6.03 6.0 6.1

6 5.0 5.04 5.0 6.4

7 4.0 4.10 4.0 6.2

8 3.0 3.09. 3.0 6.3

9 2.0 2.11 2.0 6.4

10 1.0 1.11 1.0 6.2

11 0.0 0.23 0.0 6.3