基于AES10光纖總線多功能音頻控制系統(tǒng)的研究

牟海維+田博文+徐佳琦+黃穎

文章編號： 10055630(2014)03023405

收稿日期： 20131223

基金項目： 黑龍江省教育廳科技項目(12511004)

作者簡介： 牟海維(1963),男,教授,主要從事測試技術(shù)及信息處理方面的研究。

摘要： 采用FPGA為控制核心的多功能音樂控制系統(tǒng),對聲卡的數(shù)據(jù)進行光纖傳輸,通信符合AES10協(xié)議。通過FPGA的強大功能對其數(shù)據(jù)進行編解碼,再與多達32個音頻設(shè)備(包括左右聲道)進行IIS協(xié)議通信。本設(shè)備完成了多功能音樂控制設(shè)備的功能,并在Quartus II環(huán)境下做了綜合與仿真,達到了預(yù)期穩(wěn)定的效果,為將來的音樂與計算機的有機結(jié)合提供了良好的平臺。

關(guān)鍵詞： FPGA; AES10協(xié)議; 光纖傳輸; IIS協(xié)議

中圖分類號： TH 741.4文獻標(biāo)志碼： Adoi： 10.3969/j.issn.10055630.2014.03.010

Research on multifunction music control system

based on the AES10 optical bus

MU Haiwei, TIAN Bowen, XU Jiaqi, HUANG Ying

(College of Electronic Science, Northeast Petroleum University, Daqing 163318, China)

Abstract： This paper introduces the multifunction music control system with FPGA as the control center. The sound card data transmission using optical fiber, is in compliance with AES10 protocol, encoding and decoding through powerful capabilities of FPGA, and then with up to 32 audio devices (including left and right channels) connected via IIS protocols. The device implements a multifunction music control device prototype, makes a series of simulation, achieves the desired stabilizing effect, and provides a good platform for the combination of music and the computer in the future.

Key words： FPGA; AES10 agreement; optical fiber transmission; IIS agreement

引言光纖通信越來越多地應(yīng)用到通信領(lǐng)域,與FPGA(field programmable gate array)技術(shù)的結(jié)合更是成為通信系統(tǒng)領(lǐng)域的主流,它的高速、穩(wěn)定等優(yōu)勢使得多路、多向信號的傳輸成為可能［1］。本設(shè)計采用的AES10(audio engineering serial)協(xié)議被廣泛推薦用于音頻信號傳輸中,它有著極高的編碼效率,從而在時鐘固定的情況下,最大限度地傳輸數(shù)據(jù)。本文采用FPGA技術(shù),應(yīng)用硬件描述語言實現(xiàn)AES10協(xié)議與IIS協(xié)議的轉(zhuǎn)換,從而控制多通道音頻設(shè)備的運行。1總體設(shè)計方案本系統(tǒng)由光纖傳輸、光纖接收、FPGA數(shù)據(jù)編解碼、AD/DA音頻設(shè)備驅(qū)動等部分組成。聲卡數(shù)據(jù)通過光纖發(fā)射和接收數(shù)據(jù),數(shù)據(jù)采用ASE10協(xié)議,速率為125 Mbit?s-1。接收采用AFBR5803AQZ型號發(fā)射接收頭,它常用于以太網(wǎng)的光纖傳輸中,傳統(tǒng)速率為100～125 Mbit?s-1,符合本設(shè)計的要求。FPGA是本設(shè)計的核心,采用VHDL語言編程,實現(xiàn)AES10的串行總線數(shù)據(jù)與多路、多通道的IIS總線之間的轉(zhuǎn)換。音頻輸出設(shè)備采用CS4334型號DA芯片,音頻輸入設(shè)備采用CS5334型號AD芯片。整體結(jié)構(gòu)框圖如圖1所示。

圖1總體結(jié)構(gòu)框圖

Fig.1The structure diagram

光學(xué)儀器第36卷

第3期牟海維，等：基于AES10光纖總線多功能音頻控制系統(tǒng)的研究

2AES10通信協(xié)議

2.1AES10協(xié)議結(jié)構(gòu)AES10協(xié)議描述了一個串行多通道音頻數(shù)字接口［2］,簡稱MADI(multichannel audio digital interface)。協(xié)議規(guī)定了同軸電纜或光纖的28、56、64個通道等三種格式。音頻取樣頻率為32～96 kHz。只支持單點發(fā)射、單點接收。每個通道包含32個比特位,其中最高4位分別為有效位(validity)、用戶位(user)、狀態(tài)位(status)和奇偶校驗位(parity)。中間24位為數(shù)據(jù)位,因此數(shù)據(jù)的最高分辨率可達24位,若數(shù)據(jù)不夠24位,剩余位可以空缺或者被人為分配若干控制位,而低4位則控制通道的使能和控制左右聲道。通道的結(jié)構(gòu)圖如圖2所示。

圖2AES10通道數(shù)據(jù)結(jié)構(gòu)圖

Fig.2Block diagram of AES10 channel data

2.2光纖通信技術(shù)光纖通信作為一個新興科技已經(jīng)在通信領(lǐng)域中脫穎而出,以其頻帶寬、功耗低、傳輸距離長、抗電磁干擾等優(yōu)勢在現(xiàn)代通信中起著舉足輕重的作用。本設(shè)計采用AFBR5803AQZ型號光纖收發(fā)器來傳輸聲卡與FPGA之間的通信數(shù)據(jù),其異步傳輸速率可達到100～125 Mbit?s-1。它的光學(xué)性能良好,符合FDDI(fiber distributed data interface)標(biāo)準(zhǔn),被廣泛應(yīng)用在以太網(wǎng)和光纖接口中［3］。

2.34B/5B編碼

AES10協(xié)議之所以傳輸效率高,根本原因是利用了4B/5B方式編碼。4B/5B編碼在百兆以太網(wǎng)

表14B/5B編碼表

Tab.1The code table of 4B/5B

4 bit數(shù)據(jù)5 bit數(shù)據(jù)4 bit數(shù)據(jù)5 bit數(shù)據(jù)000011110100010010000101001100110011001010100101010110001110101101110111010001010110011010010101011110111011011001110111011100011101111111111101

和光纖通信中被廣泛應(yīng)用,它具有編碼效率高、易實現(xiàn)等優(yōu)勢。通信過程中常常需要在接收到的數(shù)據(jù)中提取同步時鐘,以保證設(shè)備之間的同步,所以整個數(shù)據(jù)流中要盡可能多地產(chǎn)生跳變,即保證不會產(chǎn)生過多連續(xù)的高電平或過多的連續(xù)低電平。因而數(shù)據(jù)的跳變對整個數(shù)據(jù)轉(zhuǎn)換顯得尤為重要。4B/5B的轉(zhuǎn)換方式是將原本4位數(shù)據(jù)轉(zhuǎn)換成5位數(shù)據(jù),5位數(shù)據(jù)有32種組合方式,但要保證每5位數(shù)據(jù)中不多于3個低電平,并且不少于2個高電平。這樣不僅達到了數(shù)據(jù)流對跳變的要求,而且其轉(zhuǎn)換效率高達80%,保證了傳輸效率。目前,國際上通用的編碼規(guī)則如表1所示。

2.4AES10編碼方法在編碼過程中,先將每個通道的32位數(shù)據(jù)分解成8組4位碼,再通過4B/5B方式轉(zhuǎn)換成5位碼,這樣原本32位的數(shù)據(jù)變成了40位進行傳輸。在傳輸過程中,通道與通道之間要適當(dāng)?shù)丶尤胍恍┩椒枴＿@些同步符號沒有固定的插入點,并且相鄰?fù)ǖ篱g的同步符號數(shù)量也不固定,是由用戶自行安排的。國際上默認的同步符號為11000 10001,它區(qū)別于4B/5B的編碼結(jié)果,從而實現(xiàn)數(shù)據(jù)的同步［4］。在標(biāo)準(zhǔn)傳輸鏈路中的數(shù)據(jù)頻率應(yīng)該符合以下三種范圍:(1)音頻信號32～48 kHz,56通道。(2)音頻信號32～48 kHz,64通道。(3)音頻信號64～96 kHz,28通道。本設(shè)計采用64通道,每個通道的音頻數(shù)據(jù)頻率為48 kHz。鏈路上總的信號速率為125 Mbit?s-1。3FPGA設(shè)計與仿真

3.1FPGA設(shè)計結(jié)構(gòu)本設(shè)計采用的FPGA處理器是Altera公司的Cyclone II系列EP2C8芯片［5］,整體設(shè)計采用VHDL語言編程,并且在Quartus II 9.0開發(fā)平臺上綜合及仿真。FPGA整體結(jié)構(gòu)圖如圖3所示。

圖3FPGA內(nèi)部功能結(jié)構(gòu)圖

Fig.3Structure of FPGA internal function

FPGA實現(xiàn)聲卡與音頻設(shè)備的連接,首先要提取聲卡上的數(shù)據(jù)同步時鐘,根據(jù)同步時鐘進行AES10解碼,然后進行串并轉(zhuǎn)換,最后根據(jù)IIS協(xié)議將數(shù)據(jù)傳給音頻接口。同時,FPGA將另一路IIS協(xié)議的音頻數(shù)據(jù)轉(zhuǎn)化成串行數(shù)據(jù),并進行AES10編碼傳入聲卡。

圖4同步時鐘提取

Fig.4Synchronous clock extraction3.2同步時鐘提取在聲卡通信中,每個消息和數(shù)據(jù)都是通過一連串的碼元序列來傳輸?shù)?所以在接收過程中需要知道幀數(shù)據(jù)的起止時刻,指令位和數(shù)據(jù)位的位置等。這就要求接收端要有同步時鐘,而同步時鐘的性能好壞會直接影響系統(tǒng)的性能。本設(shè)計采用數(shù)字鎖相的方式提取同步時鐘,首先用FPGA產(chǎn)生一個鑒相器,將接收到的信號與本地時鐘分頻以后的時鐘做相位比較。若二者有相位差,鑒相器將用此相位差信號去調(diào)整同步信號的相位,直至相位差到零為止。其結(jié)構(gòu)框圖如圖4所示。

3.3FPGA編解碼及仿真AES10協(xié)議的核心是4B/5B編解碼,作為一種高性能的串行標(biāo)準(zhǔn),其根本思想是將4 bit數(shù)據(jù)和 5 bit數(shù)據(jù)相互轉(zhuǎn)換,并且根據(jù)協(xié)議找出指令與數(shù)據(jù)［6］。從編碼的種類上看4B/5B編碼屬于數(shù)據(jù)字符編碼和控制字符編碼,基于VHDL語言的4B/5B編碼結(jié)構(gòu)圖如圖5所示。

圖54B/5B編碼結(jié)構(gòu)圖

Fig.5Code structure of 4B/5B

data_in為串行數(shù)據(jù)輸入引腳,CONTROL模塊將其分解成若干5 bit數(shù)據(jù),每組數(shù)據(jù)通過SJFJ模塊的OUTY［4:0］輸出。其中CLK引腳為輸入時鐘,通過控制ENA使能引腳來實現(xiàn)數(shù)據(jù)的分解。再由Four_Five功能塊進行4B/5B轉(zhuǎn)換,DIN［4:0］為數(shù)據(jù)輸入引腳,DOUT［3:0］為數(shù)據(jù)輸出引腳。編解碼的仿真波形如圖6所示,CLK0為時鐘輸入信號,CLK2為數(shù)據(jù)輸入信號。仿真時選取了一個通道的數(shù)據(jù)4B/5B解碼,OUT引腳為數(shù)據(jù)輸出引腳。

圖64B/5B仿真波形圖

Fig.6Simulation waveform of 4B/5B

FPGA將采集到的聲卡數(shù)據(jù)通過IIS總線傳送到音頻設(shè)備中,同時還可以將音頻設(shè)備的信號接收回來,再轉(zhuǎn)化成聲卡可識別的數(shù)據(jù)。為了減少引腳的數(shù)目,IIS總線由三根串行線組成,即數(shù)據(jù)、字同步、位同步。圖7為32路IIS(左右通道)的功能模塊。

圖7IIS功能模塊圖

Fig.7Diagram of IIS function module

對一路IIS信號進行仿真,得到了如圖8所示的仿真波形圖。其中SCLK信號為位同步信號,LRCK為字同步信號,Data為數(shù)據(jù)信號。

圖8IIS仿真波形圖

Fig.8Simulation waveform of IIS

4結(jié)論本設(shè)計詳細介紹了基于FPGA的音樂控制平臺的開發(fā)過程以及仿真結(jié)果,著重研究了AES10的通信過程,實現(xiàn)了計算機與音頻設(shè)備的多路通信。通過軟件仿真與實驗,總線速率達到了125 Mbit?s-1,音頻信號無明顯失真,并且穩(wěn)定度較高,達到了良好的通信效果,滿足了設(shè)計之初的要求,為將來的音樂與計算機的有機結(jié)合提供了幫助。參考文獻：

［1］周學(xué)勛.基于FPGA的100BASETX工業(yè)以太網(wǎng)中繼器的設(shè)計與實現(xiàn)［J］.2011,19(16):167169.

［2］李欣,管紹軍,胡曉天.基于FPGA的光纖通信系統(tǒng)的設(shè)計與實現(xiàn)［J］.電子設(shè)計工程,2012,20(8):8587.

［3］韓紅霞,曹立華,劉帥師.基于FPGA的光纖通信系統(tǒng)中幀同步頭檢測設(shè)計［J］.電光與控制,2006,13(4):9092.

［4］于瀛潔,郭路,周文靜.數(shù)字全息位相拼接實驗研究［J］.光學(xué)儀器,2011,33(4):5559.

［5］葛鵬,劉濤,李奇.基于FPGA+ADSP的線陣CCD非接觸測量系統(tǒng)［J］.光學(xué)儀器,2008,30(5):14.

［6］殷剛,周軍.光纖共聚焦顯微鏡內(nèi)窺鏡活體內(nèi)實時成像系統(tǒng)的設(shè)計和研究［J］.

3.1FPGA設(shè)計結(jié)構(gòu)本設(shè)計采用的FPGA處理器是Altera公司的Cyclone II系列EP2C8芯片［5］,整體設(shè)計采用VHDL語言編程,并且在Quartus II 9.0開發(fā)平臺上綜合及仿真。FPGA整體結(jié)構(gòu)圖如圖3所示。

圖3FPGA內(nèi)部功能結(jié)構(gòu)圖

Fig.3Structure of FPGA internal function

FPGA實現(xiàn)聲卡與音頻設(shè)備的連接,首先要提取聲卡上的數(shù)據(jù)同步時鐘,根據(jù)同步時鐘進行AES10解碼,然后進行串并轉(zhuǎn)換,最后根據(jù)IIS協(xié)議將數(shù)據(jù)傳給音頻接口。同時,FPGA將另一路IIS協(xié)議的音頻數(shù)據(jù)轉(zhuǎn)化成串行數(shù)據(jù),并進行AES10編碼傳入聲卡。

圖4同步時鐘提取

Fig.4Synchronous clock extraction3.2同步時鐘提取在聲卡通信中,每個消息和數(shù)據(jù)都是通過一連串的碼元序列來傳輸?shù)?所以在接收過程中需要知道幀數(shù)據(jù)的起止時刻,指令位和數(shù)據(jù)位的位置等。這就要求接收端要有同步時鐘,而同步時鐘的性能好壞會直接影響系統(tǒng)的性能。本設(shè)計采用數(shù)字鎖相的方式提取同步時鐘,首先用FPGA產(chǎn)生一個鑒相器,將接收到的信號與本地時鐘分頻以后的時鐘做相位比較。若二者有相位差,鑒相器將用此相位差信號去調(diào)整同步信號的相位,直至相位差到零為止。其結(jié)構(gòu)框圖如圖4所示。

3.3FPGA編解碼及仿真AES10協(xié)議的核心是4B/5B編解碼,作為一種高性能的串行標(biāo)準(zhǔn),其根本思想是將4 bit數(shù)據(jù)和 5 bit數(shù)據(jù)相互轉(zhuǎn)換,并且根據(jù)協(xié)議找出指令與數(shù)據(jù)［6］。從編碼的種類上看4B/5B編碼屬于數(shù)據(jù)字符編碼和控制字符編碼,基于VHDL語言的4B/5B編碼結(jié)構(gòu)圖如圖5所示。

圖54B/5B編碼結(jié)構(gòu)圖

Fig.5Code structure of 4B/5B

data_in為串行數(shù)據(jù)輸入引腳,CONTROL模塊將其分解成若干5 bit數(shù)據(jù),每組數(shù)據(jù)通過SJFJ模塊的OUTY［4:0］輸出。其中CLK引腳為輸入時鐘,通過控制ENA使能引腳來實現(xiàn)數(shù)據(jù)的分解。再由Four_Five功能塊進行4B/5B轉(zhuǎn)換,DIN［4:0］為數(shù)據(jù)輸入引腳,DOUT［3:0］為數(shù)據(jù)輸出引腳。編解碼的仿真波形如圖6所示,CLK0為時鐘輸入信號,CLK2為數(shù)據(jù)輸入信號。仿真時選取了一個通道的數(shù)據(jù)4B/5B解碼,OUT引腳為數(shù)據(jù)輸出引腳。

圖64B/5B仿真波形圖

Fig.6Simulation waveform of 4B/5B

FPGA將采集到的聲卡數(shù)據(jù)通過IIS總線傳送到音頻設(shè)備中,同時還可以將音頻設(shè)備的信號接收回來,再轉(zhuǎn)化成聲卡可識別的數(shù)據(jù)。為了減少引腳的數(shù)目,IIS總線由三根串行線組成,即數(shù)據(jù)、字同步、位同步。圖7為32路IIS(左右通道)的功能模塊。

圖7IIS功能模塊圖

Fig.7Diagram of IIS function module

對一路IIS信號進行仿真,得到了如圖8所示的仿真波形圖。其中SCLK信號為位同步信號,LRCK為字同步信號,Data為數(shù)據(jù)信號。

圖8IIS仿真波形圖

Fig.8Simulation waveform of IIS

4結(jié)論本設(shè)計詳細介紹了基于FPGA的音樂控制平臺的開發(fā)過程以及仿真結(jié)果,著重研究了AES10的通信過程,實現(xiàn)了計算機與音頻設(shè)備的多路通信。通過軟件仿真與實驗,總線速率達到了125 Mbit?s-1,音頻信號無明顯失真,并且穩(wěn)定度較高,達到了良好的通信效果,滿足了設(shè)計之初的要求,為將來的音樂與計算機的有機結(jié)合提供了幫助。參考文獻：

［1］周學(xué)勛.基于FPGA的100BASETX工業(yè)以太網(wǎng)中繼器的設(shè)計與實現(xiàn)［J］.2011,19(16):167169.

［2］李欣,管紹軍,胡曉天.基于FPGA的光纖通信系統(tǒng)的設(shè)計與實現(xiàn)［J］.電子設(shè)計工程,2012,20(8):8587.

［3］韓紅霞,曹立華,劉帥師.基于FPGA的光纖通信系統(tǒng)中幀同步頭檢測設(shè)計［J］.電光與控制,2006,13(4):9092.

［4］于瀛潔,郭路,周文靜.數(shù)字全息位相拼接實驗研究［J］.光學(xué)儀器,2011,33(4):5559.

［5］葛鵬,劉濤,李奇.基于FPGA+ADSP的線陣CCD非接觸測量系統(tǒng)［J］.光學(xué)儀器,2008,30(5):14.

［6］殷剛,周軍.光纖共聚焦顯微鏡內(nèi)窺鏡活體內(nèi)實時成像系統(tǒng)的設(shè)計和研究［J］.

3.1FPGA設(shè)計結(jié)構(gòu)本設(shè)計采用的FPGA處理器是Altera公司的Cyclone II系列EP2C8芯片［5］,整體設(shè)計采用VHDL語言編程,并且在Quartus II 9.0開發(fā)平臺上綜合及仿真。FPGA整體結(jié)構(gòu)圖如圖3所示。

圖3FPGA內(nèi)部功能結(jié)構(gòu)圖

Fig.3Structure of FPGA internal function

FPGA實現(xiàn)聲卡與音頻設(shè)備的連接,首先要提取聲卡上的數(shù)據(jù)同步時鐘,根據(jù)同步時鐘進行AES10解碼,然后進行串并轉(zhuǎn)換,最后根據(jù)IIS協(xié)議將數(shù)據(jù)傳給音頻接口。同時,FPGA將另一路IIS協(xié)議的音頻數(shù)據(jù)轉(zhuǎn)化成串行數(shù)據(jù),并進行AES10編碼傳入聲卡。

圖4同步時鐘提取

Fig.4Synchronous clock extraction3.2同步時鐘提取在聲卡通信中,每個消息和數(shù)據(jù)都是通過一連串的碼元序列來傳輸?shù)?所以在接收過程中需要知道幀數(shù)據(jù)的起止時刻,指令位和數(shù)據(jù)位的位置等。這就要求接收端要有同步時鐘,而同步時鐘的性能好壞會直接影響系統(tǒng)的性能。本設(shè)計采用數(shù)字鎖相的方式提取同步時鐘,首先用FPGA產(chǎn)生一個鑒相器,將接收到的信號與本地時鐘分頻以后的時鐘做相位比較。若二者有相位差,鑒相器將用此相位差信號去調(diào)整同步信號的相位,直至相位差到零為止。其結(jié)構(gòu)框圖如圖4所示。

3.3FPGA編解碼及仿真AES10協(xié)議的核心是4B/5B編解碼,作為一種高性能的串行標(biāo)準(zhǔn),其根本思想是將4 bit數(shù)據(jù)和 5 bit數(shù)據(jù)相互轉(zhuǎn)換,并且根據(jù)協(xié)議找出指令與數(shù)據(jù)［6］。從編碼的種類上看4B/5B編碼屬于數(shù)據(jù)字符編碼和控制字符編碼,基于VHDL語言的4B/5B編碼結(jié)構(gòu)圖如圖5所示。

圖54B/5B編碼結(jié)構(gòu)圖

Fig.5Code structure of 4B/5B

data_in為串行數(shù)據(jù)輸入引腳,CONTROL模塊將其分解成若干5 bit數(shù)據(jù),每組數(shù)據(jù)通過SJFJ模塊的OUTY［4:0］輸出。其中CLK引腳為輸入時鐘,通過控制ENA使能引腳來實現(xiàn)數(shù)據(jù)的分解。再由Four_Five功能塊進行4B/5B轉(zhuǎn)換,DIN［4:0］為數(shù)據(jù)輸入引腳,DOUT［3:0］為數(shù)據(jù)輸出引腳。編解碼的仿真波形如圖6所示,CLK0為時鐘輸入信號,CLK2為數(shù)據(jù)輸入信號。仿真時選取了一個通道的數(shù)據(jù)4B/5B解碼,OUT引腳為數(shù)據(jù)輸出引腳。

圖64B/5B仿真波形圖

Fig.6Simulation waveform of 4B/5B

FPGA將采集到的聲卡數(shù)據(jù)通過IIS總線傳送到音頻設(shè)備中,同時還可以將音頻設(shè)備的信號接收回來,再轉(zhuǎn)化成聲卡可識別的數(shù)據(jù)。為了減少引腳的數(shù)目,IIS總線由三根串行線組成,即數(shù)據(jù)、字同步、位同步。圖7為32路IIS(左右通道)的功能模塊。

圖7IIS功能模塊圖

Fig.7Diagram of IIS function module

對一路IIS信號進行仿真,得到了如圖8所示的仿真波形圖。其中SCLK信號為位同步信號,LRCK為字同步信號,Data為數(shù)據(jù)信號。

圖8IIS仿真波形圖

Fig.8Simulation waveform of IIS

4結(jié)論本設(shè)計詳細介紹了基于FPGA的音樂控制平臺的開發(fā)過程以及仿真結(jié)果,著重研究了AES10的通信過程,實現(xiàn)了計算機與音頻設(shè)備的多路通信。通過軟件仿真與實驗,總線速率達到了125 Mbit?s-1,音頻信號無明顯失真,并且穩(wěn)定度較高,達到了良好的通信效果,滿足了設(shè)計之初的要求,為將來的音樂與計算機的有機結(jié)合提供了幫助。參考文獻：

［1］周學(xué)勛.基于FPGA的100BASETX工業(yè)以太網(wǎng)中繼器的設(shè)計與實現(xiàn)［J］.2011,19(16):167169.

［2］李欣,管紹軍,胡曉天.基于FPGA的光纖通信系統(tǒng)的設(shè)計與實現(xiàn)［J］.電子設(shè)計工程,2012,20(8):8587.

［3］韓紅霞,曹立華,劉帥師.基于FPGA的光纖通信系統(tǒng)中幀同步頭檢測設(shè)計［J］.電光與控制,2006,13(4):9092.

［4］于瀛潔,郭路,周文靜.數(shù)字全息位相拼接實驗研究［J］.光學(xué)儀器,2011,33(4):5559.

［5］葛鵬,劉濤,李奇.基于FPGA+ADSP的線陣CCD非接觸測量系統(tǒng)［J］.光學(xué)儀器,2008,30(5):14.

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