基于FPGA的頻率測(cè)試系統(tǒng)

張雄剛，李會(huì)峰，霍軍軍

(天水華天科技股份有限公司，甘肅 天水，741000)

測(cè)試的主要目的是剔除封裝和功能異常品，保證IC 能完全實(shí)現(xiàn)設(shè)計(jì)規(guī)格書所規(guī)定的功能及性能指標(biāo)。傳統(tǒng)的測(cè)試設(shè)備價(jià)格昂貴、體積龐大、耗電量高、造成IC 的測(cè)試成本偏高，為了節(jié)約測(cè)試成本，設(shè)計(jì)制作FPGA 測(cè)試系統(tǒng)，用于IC 的測(cè)試。該系統(tǒng)還集成通信功能，可以控制機(jī)械手自動(dòng)上下料，實(shí)現(xiàn)IC 測(cè)試的自動(dòng)化，達(dá)到了節(jié)約測(cè)試成本的目的[1]。

1 測(cè)試系統(tǒng)組成

1.1 基于FPGA 的測(cè)頻模塊

整個(gè)測(cè)頻系統(tǒng)分為多個(gè)功能模塊，如標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)的脈沖計(jì)數(shù)、計(jì)數(shù)值鎖存、頻率值計(jì)算、測(cè)頻模塊、通信模塊。

測(cè)頻模塊包括（D 觸發(fā)器、32 位標(biāo)準(zhǔn)計(jì)數(shù)器、32 位被測(cè)計(jì)數(shù)器）、頻率運(yùn)算模塊（乘法器、32 位除法器）等幾個(gè)單元，（見圖1 所示）。在高精度和高速測(cè)量的要求下，必須采用較高的標(biāo)準(zhǔn)頻率信號(hào)，而單片機(jī)受本身指令運(yùn)算和時(shí)鐘頻率的限制，測(cè)頻速度較慢，無法滿足高速、高精度的測(cè)頻要求。采用高集成度、高速的FPGA 芯片為實(shí)現(xiàn)高速、高精度的測(cè)頻提供了保證[2]。

圖1 測(cè)頻模塊設(shè)計(jì)框圖

1.2 測(cè)試系統(tǒng)和機(jī)械手的通信模塊

在實(shí)際生產(chǎn)中需要連續(xù)不斷地自動(dòng)測(cè)試，大批量的生產(chǎn)就要求測(cè)試系統(tǒng)有自動(dòng)測(cè)試的功能，這里就是測(cè)試系統(tǒng)和機(jī)械手之間的通信問題。

常見機(jī)械手的通信采用TTL 電平信號(hào)，其種類有SOT(測(cè)試開始信號(hào))；BIN0-BIN7(測(cè)試結(jié)果分類信號(hào))；EOT（測(cè)試系統(tǒng)測(cè)試完成信號(hào)），比如長(zhǎng)傳科技生產(chǎn)的C37S150S 系列的機(jī)械手就采用TTL 電平信號(hào)通信。

TTL 電平信號(hào)有以下優(yōu)點(diǎn)：首先TTL 器件數(shù)據(jù)傳輸對(duì)于電源的要求不高以及熱損耗也較低，其次TTL 電平信號(hào)直接與集成電路連接而不需要價(jià)格昂貴的線路驅(qū)動(dòng)器以及接收器電路；其典型的TTL 電平信號(hào)通信原理如圖2 所示。

圖2 通信模塊設(shè)計(jì)框圖

2 測(cè)試手段和取得的結(jié)果

2.1 測(cè)試原理

標(biāo)準(zhǔn)時(shí)鐘信號(hào)頻率為Fs，被測(cè)信號(hào)頻率為Fx，在同一個(gè)允許計(jì)數(shù)周期內(nèi)，標(biāo)準(zhǔn)時(shí)鐘信號(hào)和被測(cè)信號(hào)的上升沿計(jì)數(shù)值分別為Ns和Nx，則被測(cè)信號(hào)的頻率可由Fx=Fs×Nx/Ns求得。

頻率計(jì)算模塊由一個(gè)乘法器和一個(gè)32 位帶有有無符號(hào)數(shù)端的除法器組成，F(xiàn)s為剛開始輸入的100 MHz 標(biāo)準(zhǔn)信號(hào)，先由乘法器將被測(cè)計(jì)數(shù)器的計(jì)數(shù)值Nx乘以100 MHz，再通過除法器，前面乘法器運(yùn)算后的結(jié)果作為被除數(shù)，標(biāo)準(zhǔn)計(jì)數(shù)器的計(jì)數(shù)值Ns作為除數(shù)進(jìn)行運(yùn)算，得出的結(jié)果即為待測(cè)信號(hào)的頻率值。選用標(biāo)準(zhǔn)信號(hào)為100 MHz，門控信號(hào)由D 觸發(fā)器輸入端D 輸入，閘門控制信號(hào)CL 給出高電平，此時(shí)并未開始進(jìn)行測(cè)頻計(jì)數(shù)，而要等到被測(cè)信號(hào)的上升沿到來時(shí)才開始對(duì)標(biāo)準(zhǔn)時(shí)鐘信號(hào)和被測(cè)信號(hào)同時(shí)進(jìn)行測(cè)頻計(jì)數(shù)。允許計(jì)數(shù)信號(hào)START 剛好與被測(cè)信號(hào)上升沿一致，這是保證等精度測(cè)頻的關(guān)鍵之一。允許計(jì)數(shù)信號(hào)START是由D 觸發(fā)器輸出端Q 給出，是兩個(gè)（標(biāo)準(zhǔn)、被測(cè)）計(jì)數(shù)器同時(shí)對(duì)信號(hào)上升沿開始計(jì)數(shù)，計(jì)數(shù)器的計(jì)數(shù)值同時(shí)通過兩路32 位鎖存器，將計(jì)數(shù)結(jié)果進(jìn)行有效的鎖存，以便于頻率計(jì)算模塊能夠準(zhǔn)確的將頻率計(jì)算出來。經(jīng)過兩路鎖存器后被測(cè)信號(hào)由乘法器乘以100 000 000 后即得到頻率計(jì)算公式中Nx×Fs項(xiàng)，乘法器輸出結(jié)果在經(jīng)過一個(gè)32 位除法器，乘法器中得到的Nx×Fs項(xiàng)作為被除數(shù)，前面由兩路鎖存器中得到的標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值Ns作為除數(shù)，得到的結(jié)果Nx×Fs/Ns即為待測(cè)信號(hào)的頻率值[3]。

閘門控制信號(hào)CL 出現(xiàn)高電平時(shí)，此時(shí)等精度測(cè)頻模塊并沒有立即開始計(jì)數(shù)，而是要等到被測(cè)信號(hào)的上升沿到來時(shí)才開始對(duì)標(biāo)準(zhǔn)時(shí)鐘信號(hào)和被測(cè)信號(hào)同時(shí)進(jìn)行測(cè)頻計(jì)數(shù)。

2.2 仿真結(jié)果

在Quartus II 軟件中進(jìn)行功能仿真，仿真結(jié)果如圖3 所示。

圖3 綜合原理圖仿真結(jié)果

仿真開始時(shí)先由清零信號(hào)CLR 高電平對(duì)計(jì)數(shù)器進(jìn)行清零，標(biāo)準(zhǔn)信號(hào)輸入端BZXH 輸入一個(gè)周期為10 ns（即頻率為100 MHz）的信號(hào)，待測(cè)信號(hào)輸入端DCXH 輸入一個(gè)周期為80 ns（即頻率為12.5 MHz）的信號(hào)，輸入端CL 為門控信號(hào)，輸出端C 為數(shù)碼管顯示模塊前頻率計(jì)算模塊計(jì)算出來待測(cè)信號(hào)的頻率值[4]。

3 結(jié)束語

本文所介紹的基于FPGA 自動(dòng)測(cè)試系統(tǒng)的設(shè)計(jì)，系統(tǒng)包括等精度測(cè)頻模塊（D 觸發(fā)器、32 位標(biāo)準(zhǔn)計(jì)數(shù)器、32 位被測(cè)計(jì)數(shù)器）、頻率運(yùn)算模塊（乘法器、32 位除法器），其中乘法器用Quartus II 軟件IP核實(shí)現(xiàn)，節(jié)省了大量昂貴的測(cè)試機(jī)資源，使系統(tǒng)具有結(jié)構(gòu)緊湊、體積小、可靠性高、測(cè)頻范圍寬、精度高等優(yōu)點(diǎn)。等精度測(cè)頻的特點(diǎn)是在整個(gè)測(cè)量頻段內(nèi)的測(cè)量精度是相同的，與被測(cè)信號(hào)頻率的大小無關(guān)。通信模塊等控制Handler 對(duì)良品和不良品分類。綜合考慮成本、性能和應(yīng)用等因素，充分利用FPGA 的邏輯資源，實(shí)現(xiàn)了IC 頻率的測(cè)量。該FPGA 的測(cè)試系統(tǒng)，解決了IC 測(cè)試成本高的問題。

[1] 楊華. 智能電子測(cè)試系統(tǒng)應(yīng)用研究[A]. 中南大學(xué)碩士學(xué)位論文[C]. 長(zhǎng)沙：中南大學(xué)出版社，2004，1-8.

[2] 劉皖，何道君，譚明. FPGA 設(shè)計(jì)與應(yīng)用（第一版）[M].北京：清華大學(xué)出版社，2006，24-49.

[3] 胡鴻才，賀貴明. 基于C8051F 的電量測(cè)量與傳輸系統(tǒng)[J]. 現(xiàn)代電子技術(shù)，2006（9）：83-85.

[4] 譚會(huì)生，瞿遂春.EDA 技術(shù)綜合應(yīng)用實(shí)例與分析[M].西安：西安電子科技大學(xué)出版社，2004.