基于WSAR-ADC的降壓型DC-DC控制器設(shè)計(jì)

田登堯，馮全源

西南交通大學(xué)微電子研究所，四川成都 610031

基于WSAR-ADC的降壓型DC-DC控制器設(shè)計(jì)

田登堯，馮全源

西南交通大學(xué)微電子研究所，四川成都 610031

設(shè)計(jì)了一種基于加窗逐次逼近寄存器（WSAR）模擬數(shù)字轉(zhuǎn)換器（ADC）的降壓型DC-DC控制器，這種WSAR-ADC適用于數(shù)字電源系統(tǒng)，通過(guò)對(duì)輸入電壓進(jìn)行加窗處理，能有效地降低芯片的復(fù)雜度；并利用蟻群算法，對(duì)該DC-DC控制器的比例積分微分（PID）參數(shù)進(jìn)行了整定，使得整個(gè)系統(tǒng)能夠穩(wěn)定工作。電路使用BCD（Bipolar／CMOS／DMOS）0.5 μm工藝，輸入電壓3.3 V，輸出電壓1 V，設(shè)計(jì)最大負(fù)載電流2 A，紋波小于9 mV，開(kāi)關(guān)頻率500 kHz。經(jīng)過(guò)驗(yàn)證，該降壓型DC-DC控制器能滿足數(shù)字電源的采樣需求。

加窗；逐次逼近寄存器型；模數(shù)轉(zhuǎn)換器；數(shù)字電源；PID；DC-DC控制器；buck電路

隨著集成電路技術(shù)的發(fā)展，高性能電子系統(tǒng)不斷涌現(xiàn)，既為電源的設(shè)計(jì)提供了可靠的工藝保證，同時(shí)也對(duì)電源系統(tǒng)的性能提出了苛刻的要求［1-6］。數(shù)字電源技術(shù)因?yàn)槠鋺?yīng)用靈活、可編程、可移植、較高的可靠性等特性［7-8］，得到了人們的關(guān)注。在有些文獻(xiàn)中，提出了限流和時(shí)間控制的觀念，來(lái)解決環(huán)路控制問(wèn)題［9］。另一些文獻(xiàn)中，通過(guò)在線頻響測(cè)量解決了PID（proportion integration differentiation）參數(shù)的自適應(yīng)問(wèn)題［10］。這些都是為了使環(huán)路能有更好的瞬態(tài)響應(yīng)。然而數(shù)字控制雖然在板級(jí)電源中得到了大量應(yīng)用，卻在IC級(jí)電源中未能大量實(shí)施，制約其發(fā)展的核心就是低復(fù)雜度的ADC的設(shè)計(jì)。

在數(shù)字電源中，ADC的性能對(duì)整個(gè)數(shù)字電源系統(tǒng)的影響比較大。而ADC中比較重要的就是分辨率和采樣率這2個(gè)參數(shù)。ADC的分辨率制約著輸出電壓的精度，而采樣率則是制約著數(shù)字電源系統(tǒng)的開(kāi)關(guān)頻率的提高。ADC已經(jīng)成為DC-DC芯片由傳統(tǒng)模擬控制朝向數(shù)字控制的核心制約因素。

文中針對(duì)數(shù)字電源中的ADC，從眾多ADC類型中選用了逐次逼近寄存器型ADC，這種ADC相對(duì)于其他ADC來(lái)說(shuō)具有較低的復(fù)雜度。而基于DC-DC反饋控制信號(hào)在穩(wěn)態(tài)工作時(shí)具有較小波動(dòng)性的特點(diǎn)，故對(duì)這種傳統(tǒng)的SAR（successive approximation register）-ADC進(jìn)行了加窗處理，進(jìn)一步降低了該ADC的復(fù)雜度。在數(shù)字電源這種特定的環(huán)境中，該WSAR（window successive approximation register）-ADC的時(shí)鐘頻率得以降低，但完成了較高頻率SAR-ADC的功能。在此基礎(chǔ)上，使用蟻群算法對(duì)該數(shù)字電源的PID參數(shù)進(jìn)行了整定，使得整個(gè)的數(shù)字電源的設(shè)計(jì)周期能夠大大地減少。

1 系統(tǒng)設(shè)計(jì)

如圖1所示，文中的數(shù)字電源采用的buck結(jié)構(gòu)，由于文中所采用的輸入電壓不高于5 V，故高端管采用了低壓PMOS管M1，低端管采用了低壓NMOS管M2，其中還設(shè)置了電感等效電阻RL和電容等效電阻RC，以便于在仿真中能夠更好地接近實(shí)際，加快電路的驗(yàn)證過(guò)程。

圖1 數(shù)字電源整體結(jié)構(gòu)

在整個(gè)環(huán)路中，WSAR-ADC將輸出電壓信號(hào)Vout變成數(shù)字信號(hào)，然后用PID數(shù)字補(bǔ)償器使整個(gè)環(huán)路有足夠的相位裕度來(lái)保證整個(gè)環(huán)路能夠穩(wěn)定工作，最后將控制信號(hào)轉(zhuǎn)變?yōu)镻WM信號(hào)，來(lái)控制電壓的輸出。

2 WSAR-ADC設(shè)計(jì)

在當(dāng)前眾多的ADC中，表1中所示的幾種ADC比較常見(jiàn)。

表1 常見(jiàn)類型ADC比較

從表1的統(tǒng)計(jì)分析可以看出，SAR從精度、轉(zhuǎn)化速率上來(lái)說(shuō)，都能夠滿足開(kāi)關(guān)電源的要求，尤其是在功耗和面積上，是所有ADC類型中最小的，能夠大大降低開(kāi)關(guān)電源芯片的成本和提高開(kāi)關(guān)電源芯片的整體效率。

在文中，實(shí)際上采用的是5位的SAR-ADC，如果換成了FLASH的ADC，需要用2×5－1＝9個(gè)比較器。而SAR-ADC只需要1個(gè)比較器，這樣能大大降低功耗和面積。在當(dāng)前眾多的開(kāi)關(guān)電源中，無(wú)論模擬還是數(shù)字，多數(shù)開(kāi)關(guān)頻率都在1 MHz以下，這不僅是為了降低功耗，還為了能夠有更低的設(shè)計(jì)成本，所以在本中，采用了500 kHz采樣率來(lái)驗(yàn)證WSAR-ADC的正確性，以便于今后設(shè)計(jì)出更適合的開(kāi)關(guān)電源ADC。

2.1 傳統(tǒng)SAR-ADC工作原理

傳統(tǒng)電荷再分配型SAR-ADC如圖2所示，它由4部分組成：開(kāi)關(guān)網(wǎng)絡(luò)、電容陣列、比較器、SAR邏輯控制。它的工作主要分為4個(gè)階段。

圖2 傳統(tǒng)電荷再分配型SAR-ADC電路結(jié)構(gòu)

1）放電階段。

該階段中，S1閉合，b0～b5端接到地端。即將電容陣列的兩端短接起來(lái)。將電容兩端的電荷放掉。

2）預(yù)充階段。

該階段中，S1繼續(xù)閉合，S2接到Vin，b0～b5接到S2開(kāi)關(guān)，將6個(gè)電容充電充到Vin。

3）保持階段。

S1斷開(kāi)，b0～b5接到地，此時(shí)進(jìn)入電荷保持階段，比較器負(fù)端此時(shí)電平為－Vin。

4）判定階段。

S2接入到Vref，b5接到S2端，將比較器的輸出記錄到SAR寄存器中，若比較器輸出為低，則將b5接到地，否則b5保持到S2端。接下來(lái)，按上述規(guī)律，依次將b4到b1接到S2端，并將b4到b1記錄到SAR寄存器中，則將b5到b1記錄的5個(gè)數(shù)字信號(hào)輸出為D4～D0，此時(shí)，即將Vin轉(zhuǎn)化為數(shù)字信號(hào)。

式（1）表征了輸出數(shù)據(jù)與Vin和Vref的關(guān)系。

2.2 WSAR-ADC的設(shè)計(jì)

在文中使用了加窗的SAR-ADC，即WSAR-ADC，該ADC采用了一個(gè)動(dòng)態(tài)的參考電壓來(lái)減少整體功耗。由于在數(shù)字電源應(yīng)用中，大多數(shù)時(shí)間里誤差信號(hào)變化都很小，往往只有幾十毫伏，那么在數(shù)字電源中就沒(méi)有必要采用滿量程的ADC。這也是因?yàn)槌怂矐B(tài)變化之外，輸出電壓基本保持不變；甚至在負(fù)載或者輸出電壓變化時(shí)，輸出電壓也會(huì)被限制在所設(shè)計(jì)的范圍內(nèi)。因此，輸入電壓可以被設(shè)置在上限制Vupper和下限制Vlower，如圖3所示。WSAR-ADC就是在圖2傳統(tǒng)的SAR-ADC基本結(jié)構(gòu)通過(guò)加窗而來(lái)，Vupper和Vlower被設(shè)置在圖2中的Vref附近。

圖3 WSAR-ADC結(jié)構(gòu)

由以上分析可以得出在WSAR-ADC結(jié)構(gòu)中，Vin、Vlower、Vupper和數(shù)字輸出D4～D0的關(guān)系。

這個(gè)WSAR-ADC需要8個(gè)時(shí)鐘周期來(lái)進(jìn)行數(shù)據(jù)轉(zhuǎn)化。在第1個(gè)時(shí)鐘周期中，數(shù)據(jù)被采樣到輸入引腳。第2個(gè)時(shí)鐘周期，數(shù)據(jù)被保持。接下來(lái)5個(gè)時(shí)鐘周期輸出數(shù)據(jù)從高位到低位依次被判定。最后，這個(gè)數(shù)據(jù)就被轉(zhuǎn)化出來(lái)了。在文中，ADC的時(shí)鐘頻率為4 MHz，那么該WSAR-ADC的轉(zhuǎn)化速率就是500 kHz。選擇該轉(zhuǎn)化速率，可以在保證低功耗的情況下減少影響頻率響應(yīng)的相位滯后的延時(shí)。

在文中，該ADC能夠達(dá)到4 mV的分辨電壓，而傳統(tǒng)的SAR-ADC在3.3 V下只能達(dá)到約100 mV的分辨電壓。從該分析中可以看出，相對(duì)于用傳統(tǒng)的SAR-ADC來(lái)實(shí)現(xiàn)，WSAR-ADC可以利用較低的時(shí)鐘頻率和更少的模擬開(kāi)關(guān)、電容等器件，實(shí)現(xiàn)較高的采樣率和分辨率，大大減少了ADC設(shè)計(jì)的復(fù)雜度。

3 DPWM和數(shù)字PID的實(shí)現(xiàn)

3.1 數(shù)字脈寬調(diào)制電路

脈寬調(diào)制電路（pulse width modulation，PWM）實(shí)現(xiàn)系統(tǒng)中數(shù)模轉(zhuǎn)換的功能。由于不連續(xù)的量化將導(dǎo)致輸出電壓值的不連續(xù)，因此，一個(gè)分辨率較低的PWM將引起極限環(huán)（limit-cycle）的出現(xiàn)，進(jìn)而增加輸出電壓紋波，影響系統(tǒng)的穩(wěn)定性。這就需要一個(gè)高分辨率的PWM電路來(lái)滿足性能要求［11］。PWM的分辨率必須要大于ADC的分辨率，才能保證不影響其環(huán)路穩(wěn)定性。

文中設(shè)計(jì)了一個(gè)DPWM電路，用來(lái)產(chǎn)生PWM信號(hào)，其中DAC是在Cadence環(huán)境下，采用Verilog-A編寫的理想12位的數(shù)模轉(zhuǎn)化器。在3.3 V輸入電壓時(shí)，其最小分辨電壓為0.8 mV，完全滿足系統(tǒng)要求。

如圖4所示，該DPWM由3部分組成，鋸齒波產(chǎn)生器、DAC和比較器。鋸齒波產(chǎn)生器產(chǎn)生頻率為開(kāi)關(guān)頻率的鋸齒波，與DAC輸出的電壓進(jìn)行比較，從而輸出頻率為開(kāi)關(guān)頻率的PWM信號(hào)。

圖4 DPWM結(jié)構(gòu)

3.2 數(shù)字PID參數(shù)的整定

PID控制系統(tǒng)的原理框圖如圖5，系統(tǒng)主要由PID控制器和被控對(duì)象兩部分組成。

圖5 PID控制系統(tǒng)原理

根據(jù)給定的輸入量r（n）和輸出量y（n），構(gòu)成控制偏差e（n）＝r（n）－y（n），將偏差按比例、積分和微分通過(guò)線性組合構(gòu)成控制量，對(duì)被控對(duì)象進(jìn)行控制，其控制規(guī)則為

式中：u（n）為本次控制量，e（n）為本次偏差，KP為比例因數(shù)，KI為積分因數(shù)，KD為微分因數(shù)，Ts為采樣周期。PID控制器S域的傳輸函數(shù)如下：

從式（5）可以看出，如果在被控對(duì)象模型和采樣周期TS給定的情況下。PID控制器只有KP，KI和KD這3個(gè)參數(shù)需要確定。因此，PID控制系統(tǒng)的設(shè)計(jì)問(wèn)題實(shí)際上就是控制參數(shù)的整定優(yōu)化問(wèn)題。同時(shí)，考慮斜坡電壓和Resrc（等效電容串聯(lián)電阻），可得約簡(jiǎn)后降壓型的傳輸函數(shù)［12］：

式（6）為一般的buck型的傳輸函數(shù)，對(duì)于模擬電路較為適用。但在數(shù)字型buck電路中，必須考慮到延時(shí)對(duì)系統(tǒng)的影響。本電路是在每個(gè)開(kāi)關(guān)周期的一半進(jìn)行采樣，并在半個(gè)周期后改變PWM的占空比，即延時(shí)0.5個(gè)開(kāi)關(guān)周期，其修正公式如下：

式中：Td為延時(shí)，文中Td＝0.5Ts。

在文中，采用了蟻群算法［13］來(lái)對(duì)3個(gè)參數(shù)來(lái)進(jìn)行優(yōu)化。在MATLAB中多次運(yùn)行，取其中最好值，可得KP＝0.588，KI＝0.658，KD＝9.229。將該值和表4中的數(shù)據(jù)帶入到MATLAB的sisotool工具箱中，在輸出負(fù)載R＝0.5 Ω和R＝1 000 Ω時(shí)運(yùn)行得到其波特圖如圖6、7所示。由圖6、7可以看出，經(jīng)過(guò)補(bǔ)償后系統(tǒng)最低有63.8°的相位裕度，最高有78.1°的相位裕度，可以保證系統(tǒng)的穩(wěn)定運(yùn)行。

圖6 經(jīng)過(guò)PID補(bǔ)償后的波特圖（R＝0.5 Ω）

圖7 經(jīng)過(guò)PID補(bǔ)償后的波特圖（R＝1 000 Ω）

將PID的3個(gè)參數(shù)帶入到在Cadence AMS環(huán)境用Verilog編寫了PID模塊中，其代碼如下：

4 仿真結(jié)果分析

通過(guò)對(duì)數(shù)字電源整體的分析與設(shè)計(jì)，利用Ca-dence AMS數(shù)?；旌戏抡婀ぞ邔?duì)WSAR-ADC的數(shù)字電源進(jìn)行了仿真。仿真時(shí)輸入電壓為3.3 V，輸出電壓為1 V，電感4.7 μH，電容44 μF，等效串聯(lián)電感為10 mΩ，等效串聯(lián)電容為10 mΩ，負(fù)載為2 A時(shí)穩(wěn)態(tài)輸出紋波為8.5 mV，WSAR-ADC采用BCD0.5μm。經(jīng)過(guò)測(cè)試，該控制器能穩(wěn)定工作在1 mA～2 A。圖8是對(duì)其階躍響應(yīng)做了測(cè)試。

圖8 負(fù)載電流跳變

表2 DC-DC控制器芯片參數(shù)

從圖8可以看出，在電流按照1～1.5～1 A來(lái)變化，控制器對(duì)電流變化快速響應(yīng)，輸出電壓產(chǎn)生了128 mV的變化，并在約136 μS后電壓穩(wěn)定。表4給出文中設(shè)計(jì)的DC-DC控制器的參數(shù)。通過(guò)圖8中的對(duì)整個(gè)系統(tǒng)階躍響應(yīng)測(cè)試可以看出，文中的WSAR-ADC可以很好地工作于數(shù)字電源中，并有著較好的階躍響應(yīng)特性。同時(shí)，文中的WSAR-ADC測(cè)得動(dòng)態(tài)功耗為45.5 μW，其中WSAR-ADC中的比較器的動(dòng)態(tài)功耗為44.2 μW?；痉祥_(kāi)關(guān)電源設(shè)計(jì)要求，充分驗(yàn)證了該WSAR-ADC在電源中應(yīng)用的可行性。

5 結(jié)束語(yǔ)

設(shè)計(jì)了一種采用WSAR-ADC的數(shù)字DC-DC轉(zhuǎn)換器。其輸出電壓為1 V，負(fù)載電流可達(dá)2 A。在該電源系統(tǒng)中，主要是對(duì)傳統(tǒng)的SAR-ADC利用加窗的方法進(jìn)行了改進(jìn)。使得該ADC的整體功耗和復(fù)雜度都大大降低。針對(duì)該WSAR-ADC給出了系統(tǒng)級(jí)的測(cè)試方法，并開(kāi)發(fā)關(guān)鍵的行為級(jí)代碼，即對(duì)于不同應(yīng)用，不同的輸出電壓、電流和不同的電感電容值，采用蟻群算法對(duì)PID參數(shù)進(jìn)行整定，使得該控制器能夠應(yīng)用到更廣泛的范圍去，相對(duì)模擬控制的開(kāi)關(guān)電源來(lái)說(shuō)也具有很大的靈活性。為進(jìn)一步研究數(shù)模單片全集成的數(shù)控DC-DC奠定了基礎(chǔ)。

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A buck DC-DC controller based on WSAR-ADC

TIAN Dengyao，F(xiàn)ENG Quanyuan
Institute of Microelectronics，Southwest Jiaotong University，Chengdu 610031，China

A buck DC-DC controller based on window successive approximation register（WSAR）and analog-to-digital converter（ADC）was designed.It is applicable to digital power system.The circuit complexity can be re-duced by adding the window function to process input voltage；and the PID（proportion integration differentiation）parameters setting of the DC-DC controller is completed using the ant colony algorithm，which makes the whole sys-tem work stably.The circuit is implemented under Bipolar／CMOS／DMOS（BCD）0.5 μm process，the input volt-age is 3.3 V，and the output voltage is 1 V.The designed maximum load current is 2 A，the ripple of output voltage is less than 9 mV.After verification，the switch frequency is 500 kHz.This buck DC-DC controller can meet the demand of digital power sampling.

windows；successive approximation register；ADC；digital power；PID；DC-DC controller；buck circuit

TN495

A

1009-671X（2014）05-001-05

10.3969／j.issn.1009-671X.201312013

2013-12-24.

日期：2014-09-24.

國(guó)家自然科學(xué)基金重大資助項(xiàng)目（60990320；60990323）；國(guó)家自然科學(xué)基金面上資助項(xiàng)目（61271090）；863計(jì)劃重大資助項(xiàng)目（2012AA012305）.

田登堯（1988-），男，博士研究生；

馮全源（1963-），男，教授，博士生導(dǎo)師.

馮全源，E-mail：fengquanyuan＠163.com.

http：／／www.cnki.net／kcms／doi／10.3969／j.issn.1009-671X.201312013.html