一種三級流水線加法器設計

胡偉 戴瀾

【摘要】加法器是最基本的運算單元，決定了運算單元的速度。論文對一種采用流水線結構的12位加法器進行設計，提出了設計結構，進行電路仿真，最終采用CSMC0.6um數字工藝進行硬件綜合，并采用Encounter進行布局布線等后端設計，最終得到整個加法器的物理版圖。

【關鍵詞】流水線;加法器;布局布線

1.引言

加法運算是一種最基本的運算形式，乘法、除法甚至開方等運算都可以分化為基本的加法運算，提高加法器的運行速度可以有效地提高運算單元的速度，目前，超前進位加法器可以有效地提高加法器的運算速度，但是對于很高位數的加法運算，超前進位加法器對運算速度的提高有限[1-4]。對于高位的加法器采用流水線結構是一種很好的選擇，論文以一種采用三級流水線實現的12位加法器為例，闡述了流水線加法器的設計思想，并最終對加法器進行硬件綜合和布局布線。

2.流水線加法器結構

三級流水線加法器架構如圖1，輸入的12位數字先通過寄存器暫存，低4位通過加法器先進行計算，輸出的進位與求和信號通過寄存器暫存，高8位也暫存在第一級流水線寄存器中。在第二級流水線中，將兩個操作數的中4位以及低4位加法的進位輸出一起做加法運算，并且將求和結果以及進位輸出暫存到第二級流水線寄存器，在第一級流水線完成的低4位相加的求和結果繼續(xù)暫存在第二級流水線寄存器中。第三級流水線完成相似的操作，直到輸出運算結果（見圖1）。

3.電路仿真與綜合

利用上述架構，利用Verilog-HDL對電路進行描述，在ModelSim工具下對系統(tǒng)進行仿真，得到的三級流水線加法器的仿真結果如圖2，從圖中可以看出，三級流水線加法器功能正確。在Candence工作環(huán)境下，基于CSMC0.5μm工藝，利用DC綜合工具對三級流水線加法器進行綜合，得到的電路如圖3所示，通過硬件綜合，說明設計的可實現性。

圖2 三級流水線加法器仿真

4.布局布線

在Candence工作環(huán)境下，采用Mentor公司的Encounter工具，對三級流水線加法器進行布局布線：建立并進入工作目錄，輸入命令encounter啟動Encounter界面，調用DC生成的，sdc文件和工藝庫文件等。然后對電源環(huán)，時鐘樹等進行布局，最后通過DRC，LVS檢查，最終對電路進行寄生參數提取。整體電路版圖布局如圖4所示。

5.結論

論文對三級流水線加法器進行設計，并進行硬件語言描述，最終對電路進行綜合和布局布線，通過研究表明，本流水線加法器設計方案合理，具有可實現性。

參考文獻

[1]王仁平，何明華.64位超前進位對數加法器的設計與優(yōu)化[J].半導體技術，2010，35（11）：1116-1121.

[2]李明，曹家麟.基于流水線的自檢測進位相關和加法器設計[J].微電子學與計算機，2006，23（4）：48-49.

[3]郭天天，張志勇，盧煥章.快速浮點加法器的FPGA實現[J].計算機工程，2005，31（16）：202-204.