基于FPGA的DVI程序設(shè)計(jì)與開(kāi)發(fā)

康興斌，康玉文

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基于FPGA的DVI程序設(shè)計(jì)與開(kāi)發(fā)

康興斌，康玉文

（漳州職業(yè)技術(shù)學(xué)院 機(jī)械與自動(dòng)化工程系，福建 漳州 363000）

隨著科學(xué)技術(shù)快速發(fā)展，解決LED彩色大畫(huà)面顯示成為突出問(wèn)題。采取改進(jìn)的LED顯示屏幕控制系統(tǒng)，并利用XC3S400A芯片實(shí)現(xiàn)了該LED大屏幕控制系統(tǒng)。采用可編程邏輯器件，在不需要修改電路硬件設(shè)計(jì)的基礎(chǔ)上可以縮短設(shè)計(jì)周期，又可以實(shí)現(xiàn)靈活性，還可以實(shí)現(xiàn)高速圖像數(shù)據(jù)處理對(duì)速度的要求。

FPGA；DVI接口；LED顯示屏

1 引 言

當(dāng)今，業(yè)界不斷加大對(duì)LED顯示屏研發(fā)的投入，市場(chǎng)對(duì)LED顯示屏的需求越來(lái)越大，不僅因其高亮度、色彩鮮艷、畫(huà)面清晰等特性，還有環(huán)保、節(jié)能、壽命長(zhǎng)等特點(diǎn)，且在價(jià)格上比其它平板顯示器有無(wú)法比擬的優(yōu)勢(shì)。

本文采用在基于FPGA開(kāi)發(fā)研究的平臺(tái)，并對(duì)LED顯示屏控制系統(tǒng)是一種靈活的控制器設(shè)計(jì)方向[1][12]深入的研究。采用這種FPGA方式，在此開(kāi)發(fā)方式下修改內(nèi)部硬件邏輯可以實(shí)現(xiàn)在線升級(jí)，將為以后開(kāi)發(fā)升級(jí)提供便捷使用。

2 FPGA技術(shù)和ISE開(kāi)發(fā)軟件/Modelism仿真工具

2.1 FPGA技術(shù)

FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在CPLD、PAL、GAL等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物[12]。對(duì)研發(fā)者和設(shè)計(jì)者來(lái)說(shuō)它的最大特點(diǎn)就是迭代性很強(qiáng)。在測(cè)試過(guò)程中發(fā)現(xiàn)問(wèn)題，往往需要返回原來(lái)的步驟，需要重新審查、修改，然后重新綜合、實(shí)現(xiàn)、仿真驗(yàn)證，并達(dá)到目標(biāo)的需求。

2.2 ISE開(kāi)發(fā)軟件/Modelism仿真工具

ISE是Xilinx公司提供的集成化FPGA開(kāi)發(fā)軟件，它的主要功能包括設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)和下載[13]。Mentor Graphics公司的Modelsim是業(yè)界較好的仿真工具，它的仿真功能強(qiáng)大，且圖形化界面好，而且具有結(jié)構(gòu)、信號(hào)、波形、進(jìn)程、數(shù)據(jù)流等窗口[14]。Modelism現(xiàn)在又好幾種版本，比如：SEOEMPE。

3 系統(tǒng)設(shè)計(jì)說(shuō)明

3.1 型號(hào)XC3S400A芯片

XC3S400A芯片屬于Spartan 3A系列中的一個(gè)中等型號(hào)的芯片。Spartan 3A在Spartan 3和Spartan 3E平臺(tái)的基礎(chǔ)上，整合了各種創(chuàng)新特性幫助客戶極大的削減了系統(tǒng)總成本。利用獨(dú)特的期間SNA ID技術(shù)，實(shí)現(xiàn)業(yè)內(nèi)首款FPGA電子序列號(hào)。主要技術(shù)特征如表1。

表1 XC3S400A主要技術(shù)特征

3.2 控制系統(tǒng)總體方案

整個(gè)控制系統(tǒng)分成三大部分：DVI解碼電路模塊，數(shù)據(jù)處理模塊，驅(qū)動(dòng)電路模塊[15][17]，如圖1。

圖1 系統(tǒng)總體框圖

(1) DVI解碼電路：接受來(lái)自上位機(jī)的視頻信號(hào)，根據(jù)一定的協(xié)議，把視頻信息解碼成為一下級(jí)數(shù)據(jù)處理模塊可以使用的是數(shù)字?jǐn)?shù)據(jù)。

(2) 數(shù)據(jù)處理模塊：它完成RGB數(shù)據(jù)的轉(zhuǎn)換，并且按一定規(guī)律轉(zhuǎn)換成適合驅(qū)動(dòng)電路的數(shù)據(jù)。

4 FPGA內(nèi)部子模塊設(shè)計(jì)

4.1 數(shù)據(jù)截取模塊原理概述

本文截取的是如圖2所示的部分：DVI截取顯示器視頻輸出以（X0，Y0）作為起始坐標(biāo)，（X1，Y1）作為終點(diǎn)坐標(biāo)[18][19]。

圖2 數(shù)據(jù)截取示意圖

因?yàn)楫a(chǎn)生寫(xiě)使能需要消耗幾個(gè)時(shí)鐘周期，所以數(shù)據(jù)要經(jīng)過(guò)適當(dāng)?shù)臅r(shí)鐘延時(shí)后根據(jù)dvi_clk寫(xiě)入雙口FIFO。

輸入：來(lái)自DVI解碼芯片的場(chǎng)同步vsync，行同步hsync，數(shù)據(jù)使能de，寫(xiě)時(shí)鐘wrclk，顏色數(shù)據(jù)qe[0:23],還沒(méi)有讀時(shí)鐘rdclk。

其中，rdclk由時(shí)鐘管理模塊生成。

輸出：fifo_we寫(xiě)使能，截取的數(shù)據(jù)qout[0:49]。

當(dāng)行同步信號(hào)HSYNC和數(shù)據(jù)時(shí)能信號(hào)de同時(shí)有效時(shí)，來(lái)控制行列計(jì)數(shù)器，再利用外面輸入的兩個(gè)坐標(biāo)的值跟行列計(jì)數(shù)器進(jìn)行比較后生成fifo_we寫(xiě)使能信號(hào)。由于行列計(jì)數(shù)器的計(jì)數(shù)和比較需要消耗掉幾個(gè)時(shí)鐘周期，因此我們需要將像素點(diǎn)信息qe相應(yīng)延時(shí)幾個(gè)時(shí)鐘周期。

數(shù)據(jù)截取系統(tǒng)結(jié)構(gòu)框架圖如圖3所示。

圖3 數(shù)據(jù)截取系統(tǒng)結(jié)構(gòu)框架圖

4.2 內(nèi)部子模塊實(shí)現(xiàn)

數(shù)據(jù)截取模塊中主要實(shí)現(xiàn)了根據(jù)行場(chǎng)同步來(lái)實(shí)現(xiàn)行列計(jì)數(shù)器清零；系統(tǒng)根據(jù)行列計(jì)數(shù)器來(lái)產(chǎn)生x_start（X開(kāi)始標(biāo)志信號(hào)），x_to_end（X結(jié)束標(biāo)識(shí)信號(hào)），x_start（Y開(kāi)始標(biāo)志信號(hào)），y_to_end（Y結(jié)束標(biāo)識(shí)信號(hào)）；系統(tǒng)根據(jù)x_start和y_start兩個(gè)信號(hào)和輸入的參數(shù)進(jìn)行比較來(lái)產(chǎn)生fifo_we寫(xiě)使能信號(hào)。

在LED顯示系統(tǒng)中，點(diǎn)陣結(jié)構(gòu)單元為其基本構(gòu)成，在輸出一行數(shù)據(jù)后解碼芯片發(fā)出一個(gè)HSYNC信號(hào)，此時(shí)列計(jì)數(shù)器清零同時(shí)行計(jì)數(shù)器加1，當(dāng)VSYNC有效列計(jì)數(shù)器和行計(jì)數(shù)器同時(shí)清零。開(kāi)始先復(fù)位清零，當(dāng)檢測(cè)SCDT（同步檢測(cè)信號(hào)）為高，然后檢測(cè)VSYNC（場(chǎng)同步信號(hào)）是否為有效，當(dāng)VSYNC有效時(shí)行列計(jì)數(shù)器都清零，當(dāng)VSYNC有效時(shí)檢測(cè)DE（使能信號(hào)）是否為高，檢測(cè)到DE為高且HSYNC也為低時(shí)行計(jì)數(shù)器加1，檢測(cè)到DE為低且HSYNC有效時(shí)保持，檢測(cè)到DE為低且HSYNC為高時(shí)列計(jì)數(shù)器清零。仿真結(jié)果如圖4。

圖4 計(jì)數(shù)器清零功能仿真

根據(jù)上個(gè)模塊行列計(jì)數(shù)器的計(jì)數(shù)情況來(lái)產(chǎn)生x_start為x方向開(kāi)始標(biāo)記，x_to_end為x方向結(jié)束標(biāo)記，y_start為y方向開(kāi)始標(biāo)記，y_to_end為y方向結(jié)束標(biāo)記。以x方向?yàn)槔抡嫒缦隆?/p>

其中START_X信號(hào)以及END_X信號(hào)是手動(dòng)輸入的起始和終止信號(hào)的兩個(gè)參數(shù)x_out為x輸出使能信號(hào)。仿真結(jié)果如圖5所示。

圖5 輸出屏幕位置功能仿真圖

根據(jù)X_START和Y_START來(lái)產(chǎn)生寫(xiě)使能；仿真結(jié)果如圖6所示。

圖6 產(chǎn)生fifi_we使能功能仿真圖

5 小 結(jié)

本文改進(jìn)了LED顯示屏幕控制系統(tǒng)。DVI接口能夠以簡(jiǎn)單、低成本的方式傳送高帶寬的數(shù)字視頻信號(hào)，其輸出的數(shù)字信號(hào)不僅可以輸送給近距離的電腦顯示屏，還可以經(jīng)過(guò)變換和處理，通過(guò)傳輸介質(zhì)，送給遠(yuǎn)距離的數(shù)字顯示終端。仿真結(jié)果表明，主要是實(shí)現(xiàn)DVI接口對(duì)數(shù)據(jù)的截取實(shí)現(xiàn)了確定輸出屏幕位置即（X，Y）坐標(biāo)以及實(shí)現(xiàn)寫(xiě)使能控制信號(hào)fifo_we的輸出將數(shù)據(jù)寫(xiě)入fifo等待后續(xù)模塊的處理。

本設(shè)計(jì)初步實(shí)現(xiàn)了全彩色LED顯示屏控制系統(tǒng)的DVI接口功能，在以后的工作中還需要進(jìn)一步改進(jìn)和完善。如從DVI口出來(lái)的數(shù)據(jù)在顯卡中已事先進(jìn)行了預(yù)校正，即Y校正，如果直接把送給CRT的數(shù)據(jù)拿來(lái)給LED用，就會(huì)出現(xiàn)低亮度段得亮度跳變太快，使圖像的層次感欠佳，為了提高LED顯示質(zhì)量，在以后的工作中需要對(duì)輸入數(shù)據(jù)進(jìn)行反Y校正。

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（責(zé)任編輯：季平）

Design and Development of DVI Program Based on FPGA

KANG Xing-bin，KANG Yu-wen

（Department of Mechanical and Automation engineering, Zhangzhou Institute of Technology, Zhangzhou 363000,China)

With the development of science and technology the LED, solving the large color screen display is particularly prominent problems. By the improved LED display screen control system, it uses XC3S400A chip to realize the LED large screen control system. In order to improve the quality of LED display, it need anti Y correction on the input data in operation. Using the programmable logic devices, it does not need to modify the underlying hardware design can shorten design cycle, and can achieve flexibility, also can realize high-speed image data processing requirements of speed.

LED Panel; FPGA; DVI Interface

2014－04－16

康興斌（1981－），男，福建龍海人，助教，在讀碩士，研究方向：計(jì)算機(jī)技術(shù)、無(wú)線局域網(wǎng)。

1673-1417（2014）02-0021-05

10.13908/j.cnki.issn1673-1417.2014.02.0004

TN948.55

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