基于J750EX測(cè)試系統(tǒng)的SDRAM測(cè)試技術(shù)研究

王征宇，何志偉，章少云

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無錫 214035）

基于J750EX測(cè)試系統(tǒng)的SDRAM測(cè)試技術(shù)研究

王征宇，何志偉，章少云

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無錫 214035）

SDRAM（Synchronous Dynamic Random Access Memory，同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器）以其卓越的性能、低廉的價(jià)格得到了廣泛的應(yīng)用，但由于此類器件具有容量較大（通常為百兆級(jí)及以上）、對(duì)其實(shí)施控制較復(fù)雜等特點(diǎn)，使得SDRAM的測(cè)試也存在較高難度，因此，探索SDRAM的測(cè)試技術(shù)，并創(chuàng)建該類器件的測(cè)試平臺(tái)也具有十分重要的意義。首先介紹了SDRAM的基本工作原理，其次詳細(xì)闡述了基于J750EX測(cè)試系統(tǒng)的測(cè)試技術(shù)研究，提出了采用J750EX系統(tǒng)的DSIO資源實(shí)現(xiàn)SDRAM地址累加生成的方法，大大減少了測(cè)試矢量長(zhǎng)度，可以有效節(jié)省測(cè)試開發(fā)時(shí)間，降低測(cè)試成本。另外，針對(duì)SDRAM的關(guān)鍵時(shí)序參數(shù)，如tRCD（行選通周期）、CL（讀取潛伏期）、tWR（寫回時(shí)間）等，使用測(cè)試系統(tǒng)為器件施加適當(dāng)?shù)目刂萍?lì)，完成SDRAM復(fù)雜的時(shí)序配合，從而達(dá)到器件性能的測(cè)試要求。

同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器；DSIO；J750EX

1 概述

SDRAM（Synchronous Dynamic Random Access Memory，同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器）因其具有容量大、高速、價(jià)格低廉等特點(diǎn)，在業(yè)界得到了十分廣泛的應(yīng)用，是內(nèi)存家族中尤為重要的一員。由于SDRAM通常具備較大的容量（百兆級(jí)及以上），且對(duì)其實(shí)施控制、完成相應(yīng)的功能操作較為復(fù)雜，使得對(duì)該類器件的測(cè)試也存在較高難度。本文介紹了一種基于Teradyne公司的J750EX測(cè)試系統(tǒng)來實(shí)現(xiàn)對(duì)SDRAM性能評(píng)價(jià)的測(cè)試方案。

2 SDRAM的基本工作原理

SDRAM在基本原理上，比如基本存儲(chǔ)的結(jié)構(gòu)都是大致一樣的，但是在整個(gè)內(nèi)存架構(gòu)的組織上是不同的，而且在存儲(chǔ)單元的控制上也有相當(dāng)大的區(qū)別，本文以Micron公司的MT48LC4M32B2為例，簡(jiǎn)要介紹SDRAM的基本工作原理。

2.1 MT48LC4M32B2的引腳定義

圖1顯示的是MT48LC4M32B2 128 Mb SDRAM的引腳示意圖，它采用了86 pin TSOP封裝。電路的各個(gè)引腳定義如下（下列管腳名稱中，標(biāo)有“#”標(biāo)記的表示在低電平下有效）：

（1）A0~A11：地址輸入引腳，當(dāng)執(zhí)行ACTIVE命令和READ/WRITE命令時(shí)，來決定使用某個(gè)bank內(nèi)的某基本存儲(chǔ)單元。

（2）CLK：時(shí)鐘信號(hào)輸入引腳，SDRAM所有輸入信號(hào)的邏輯狀態(tài)都需通過CLK的上升沿采樣確定。

（3）CKE：時(shí)鐘使能引腳（Clock Enable），高電平時(shí)有效。CKE信號(hào)的用途有兩個(gè)：一、關(guān)閉時(shí)鐘以進(jìn)入省電模式；二、進(jìn)入自刷新狀態(tài)。CKE無效時(shí)，SDRAM內(nèi)部所有與輸入相關(guān)的功能模塊停止工作。

（4）CS#：芯片選擇（Chip Select），為輸入信號(hào)，低電平有效。只有當(dāng)片選信號(hào)有效后，SDRAM才能識(shí)別控制器發(fā)送來的命令。

（5）RAS#：行地址選擇（Row Address Select），為輸入信號(hào)，低電平有效。

（6）CAS#：列地址選擇（Column Address Select），為輸入信號(hào)，低電平有效。

（7）WE#：寫入信號(hào)（Write Enable），為輸入信號(hào)，低電平有效。

圖1 MT48LC4M32B2的引腳定義

（8）DQ0~DQ31：數(shù)據(jù)輸入輸出接口。

（9）BA0~BA1：Bank地址輸入信號(hào)引腳，BA0、BA1信號(hào)決定了激活哪一個(gè)bank、進(jìn)行讀寫或者預(yù)充電操作，也用于定義Mode寄存器中的相關(guān)數(shù)據(jù)。

（10）NC：空引腳。

（11）DQM0~DQM3：此引腳主要用于屏蔽輸入/輸出，功能相當(dāng)于OE#引腳（Output Enable），高電平有效。當(dāng)其有效時(shí)，數(shù)據(jù)總線上出現(xiàn)的對(duì)應(yīng)數(shù)據(jù)字節(jié)被接收端屏蔽。

（12）VDDQ：DQ供電引腳，可以提高抗干擾強(qiáng)度。

（13）VSSQ：DQ供電接地引腳。

（14）VSS：內(nèi)存芯片供電接地引腳。

（15）VDD：內(nèi)存芯片供電引腳， 提供+3.3 V ± 0.3 V。

SDRAM具有多種工作模式，內(nèi)部操作是一個(gè)復(fù)雜的狀態(tài)機(jī)。SDRAM器件的引腳分為以下幾類：

（1）控制信號(hào)：包括片選、時(shí)鐘、時(shí)鐘使能、行列地址選擇、讀寫有效及數(shù)據(jù)有效。

（2）地址信號(hào)：行列復(fù)用引腳，根據(jù)行列地址選擇引腳，控制輸入的地址為行地址或列地址。

（3）數(shù)據(jù)信號(hào)：雙向引腳，受數(shù)據(jù)有效控制。

2.2 MT48LC4M32B2的指令集

MT48LC4M32B2的所有操作都同步于時(shí)鐘，根據(jù)時(shí)鐘上升沿控制管腳和地址輸入的狀態(tài)，可以產(chǎn)生多種輸入命令。表1列出了不同命令下各個(gè)引腳的信號(hào)?！癏”代表高電平，“L”代表低電平，“X”代表可以是任何狀態(tài)，即該引腳同該命令并沒有直接的關(guān)系。

表1 MT48LC4M32B2指令集

從表1中可以看到，所有的操作命令均通過控制線CS#、RAS#、CAS#、WE#、DQM和地址線、數(shù)據(jù)線等輸入，MT48LC4M32B2支持的操作命令有初始化配置、預(yù)充電、行激活、讀操作、寫操作、自動(dòng)刷新、自刷新等。

2.2.1 行激活（ACTIVATE）

行激活命令選擇處于空閑狀態(tài)存儲(chǔ)體的任意一個(gè)行，使之進(jìn)入準(zhǔn)備讀/寫狀態(tài)。從體激活到允許輸入讀/寫命令的間隔時(shí)鐘節(jié)拍數(shù)取決于內(nèi)部特征延時(shí)和時(shí)鐘頻率。MT48LC4M32B2內(nèi)部有4個(gè)體，為了減少器件門數(shù)，4個(gè)體之間的部分電路是公用的，因此它們不能同時(shí)被激活，而且從一個(gè)體的激活過渡到另一個(gè)體的激活也必須保證有一定的時(shí)間間隔。

2.2.2 預(yù)充電（PRECHARGE）

預(yù)充電命令用于對(duì)已激活的行進(jìn)行預(yù)充電，即結(jié)束激活狀態(tài)。預(yù)充電命令可以作用于單個(gè)體，也可以同時(shí)作用于所有體（通過所有體預(yù)充電命令）。對(duì)于突發(fā)寫操作，必須保證在寫入預(yù)充電命令前寫操作已經(jīng)完成，并使用DQM禁止繼續(xù)寫入數(shù)據(jù)。預(yù)充電結(jié)束后回到空閑狀態(tài)，也可以再次被激活，此時(shí)也可以進(jìn)入低功耗、自動(dòng)刷新、自刷新和模式設(shè)置等操作命令。預(yù)充電中重寫的操作與刷新操作一樣，只不過預(yù)充電不是定期的，而只是在讀操作以后執(zhí)行的。因?yàn)樽x取操作會(huì)破壞內(nèi)存中的電荷。因此，內(nèi)存不但要每64 ms刷新一次，而且每次讀操作之后還要刷新一次。

另外也可設(shè)置自動(dòng)預(yù)充電，如果在突發(fā)讀或突發(fā)寫命令中，A10位置為“1”，在讀寫操作完成后自動(dòng)附加一個(gè)預(yù)充電動(dòng)作。操作行結(jié)束激活狀態(tài)，但在內(nèi)部狀態(tài)機(jī)回到空閑態(tài)之前不能給器件發(fā)送新的操作命令。

2.2.3 突發(fā)讀

突發(fā)讀命令允許某個(gè)體中的一行被激活后，連續(xù)讀出若干個(gè)數(shù)據(jù)。第一個(gè)數(shù)據(jù)在經(jīng)過指定的CAS延時(shí)節(jié)拍后呈現(xiàn)在數(shù)據(jù)線上，以后每個(gè)時(shí)鐘節(jié)拍都會(huì)讀出一個(gè)新的數(shù)據(jù)。突發(fā)讀操作可以被同體或不同體的新的突發(fā)讀/寫命令或同一體的預(yù)充電命令及突發(fā)停止命令中止。

2.2.4 突發(fā)寫

突發(fā)寫命令與突發(fā)讀命令類似，允許某個(gè)體中的一行被激活后，連續(xù)寫入若干個(gè)數(shù)據(jù)。第一個(gè)寫數(shù)據(jù)與突發(fā)寫命令同時(shí)在數(shù)據(jù)線上給出，以后每個(gè)時(shí)鐘節(jié)拍給出一個(gè)新的數(shù)據(jù)，輸入緩沖在突發(fā)數(shù)據(jù)量滿足要求后停止接受數(shù)據(jù)。突發(fā)寫操作可以被突發(fā)讀/寫命令或DQM數(shù)據(jù)輸入屏蔽命令和預(yù)充電命令或突發(fā)停止命令中止。

2.2.5 自動(dòng)刷新

由于動(dòng)態(tài)存儲(chǔ)器存儲(chǔ)單元存在漏電現(xiàn)象，為了保持每個(gè)存儲(chǔ)單元數(shù)據(jù)的正確性，MT48LC4M32B2必須保證在64 ms內(nèi)對(duì)所有的存儲(chǔ)單元刷新一遍。一個(gè)自動(dòng)刷新周期只能刷新存儲(chǔ)單元的一個(gè)行，每次刷新操作后內(nèi)部刷新地址計(jì)數(shù)器自動(dòng)加“1”。只有在所有體都空閑（因?yàn)?個(gè)體的對(duì)應(yīng)行同時(shí)刷新）并且未處于低功耗模式時(shí)才能啟動(dòng)自動(dòng)刷新操作，刷新操作執(zhí)行期間只能輸入空操作，刷新操作執(zhí)行完畢后所有體都進(jìn)入空閑狀態(tài)。該器件可以每間隔15.625 μs執(zhí)行一次自動(dòng)刷新命令，也可以在64 ms內(nèi)的某個(gè)時(shí)間段對(duì)所有單元集中刷新一遍。

2.2.6 自刷新

自刷新是動(dòng)態(tài)存儲(chǔ)器的另一種刷新方式，通常用于在低功耗模式下保持SDRAM的數(shù)據(jù)。在自刷新方式下，SDRAM禁止所有的內(nèi)部時(shí)鐘和輸入緩沖（CKE 除外）。為了降低功耗，刷新地址和刷新時(shí)間全部由器件內(nèi)部產(chǎn)生。一旦進(jìn)入自刷新方式只有通過CKE變高才能激活，其他的任何輸入都將不起作用。給出退出自刷新方式命令后必須保持一定節(jié)拍的空操作輸入，以保證器件完成從自刷新方式的退出。如果在正常工作期間采用集中式自動(dòng)刷新方式，則在退出自刷新模式后必須進(jìn)行一遍（對(duì)于MT48LC4M32B2來說，4096個(gè)）集中的自動(dòng)刷新操作。

2.2.7 時(shí)鐘和時(shí)鐘屏蔽

時(shí)鐘信號(hào)是所有操作的同步信號(hào)，上升沿有效。時(shí)鐘屏蔽信號(hào)CKE決定是否把時(shí)鐘輸入施加到內(nèi)部電路。在讀寫操作期間，CKE變低后的下一個(gè)節(jié)拍凍結(jié)輸出狀態(tài)和突發(fā)地址，直到CKE變高為止。在所有的體都處于空閑狀態(tài)時(shí)，CKE變低后的下一個(gè)節(jié)拍SDRAM進(jìn)入低功耗模式并一直保持到CKE變高為止。

2.2.8 DQM操作

DQM用于屏蔽輸入輸出操作，對(duì)于輸出相當(dāng)于開門信號(hào)，對(duì)于輸入禁止把總線上的數(shù)據(jù)寫入存儲(chǔ)單元。對(duì)讀操作DQM延遲2個(gè)時(shí)鐘周期開始起作用，對(duì)寫操作則是當(dāng)拍有效。

2.2.9 模式寄存器（Mode Register）

Mode Register用于定義MT48LC4M32B2運(yùn)行的模式。其中包括了突發(fā)長(zhǎng)度（burst length）、突發(fā)類型（burst type）、CAS延遲（CAS latency）、運(yùn)行方式（operating mode）和寫入突發(fā)模式（如圖2所示）。

Mode Register通過LOAD MODE REGISTER命令進(jìn)行編程，這組信息將會(huì)一直保存在Mode Register中直到內(nèi)存掉電之后才會(huì)消失。Mode Register中的M0~M2用來定義突發(fā)長(zhǎng)度（burst length），M3定義突發(fā)類型為連續(xù)的（sequential）或者交錯(cuò)的（interleaved），M4~M6定義CAS延遲，M7和M8定義運(yùn)行模式，M9定義寫入突發(fā)模式（write burst mode），M10和 M11目前保留。

Mode Register必須在所有的bank都處于idle狀態(tài)下才能被載入，在所有初始化工作都進(jìn)行完畢之前，外部控制器必須等待一定的時(shí)間。在初始化過程中發(fā)生了任何非法的操作都可能導(dǎo)致初始化失敗從而導(dǎo)致整個(gè)計(jì)算機(jī)系統(tǒng)不能啟動(dòng)。

圖2 模式寄存器（Mode Register）的定義

（1） 突發(fā)長(zhǎng)度（Burst Length）

Read和write操作都可以通過突發(fā)模式訪問MT48LC4M32B2，而突發(fā)模式的長(zhǎng)度則是在初始化過程中載入模式寄存器中的參數(shù)設(shè)定的，這些參數(shù)當(dāng)然是由廠商或者用戶定義的。在圖2中可以看到突發(fā)長(zhǎng)度決定了READ或者WRITE命令能夠訪問的列地址的最大數(shù)目。

對(duì)于sequential和interleaved這兩種突發(fā)模式，其突發(fā)長(zhǎng)度是1、2、4、8，另外全頁（full page）突發(fā)模式僅僅適用于sequential類型。全頁突發(fā)可以用BURST TERMINATE命令來產(chǎn)生任意的突發(fā)長(zhǎng)度。保留狀態(tài)（Reserved states）主要用于應(yīng)付未來的不兼容情況而準(zhǔn)備的。當(dāng)一個(gè)READ或者WRITE命令被發(fā)出之后，突發(fā)長(zhǎng)度就被選定了。所有的訪問操作都會(huì)以這個(gè)突發(fā)長(zhǎng)度為限進(jìn)行讀取操作。當(dāng)突發(fā)長(zhǎng)度設(shè)為2時(shí)，A1~A7將會(huì)作為數(shù)據(jù)輸入輸出的列地址線；當(dāng)突發(fā)長(zhǎng)度設(shè)定為4時(shí)，A2~A7將會(huì)作為數(shù)據(jù)輸入輸出的列地址線；當(dāng)突發(fā)長(zhǎng)度被設(shè)定為8時(shí)，A3~A7將會(huì)作為數(shù)據(jù)輸入輸出的列地址線。

（2）突發(fā)類型（Burst Type）

突發(fā)類型主要分為兩種：連續(xù)的和交錯(cuò)的，由M3所決定。訪問順序由突發(fā)長(zhǎng)度、突發(fā)類型和起始列地址所決定，如表2。

表2 突發(fā)定義

2.2.10 禁止指令和空指令

這兩條指令是CS#信號(hào)的兩個(gè)不同的狀態(tài)。CS#信號(hào)可以賦予芯片兩種狀態(tài)：參與工作和休息。CS#處于未激活狀態(tài)（即禁止指令生效）時(shí)，MT48LC4M32B2不對(duì)任何傳送到這個(gè)引腳上的指令作出反應(yīng)，CS#引腳處于激活狀態(tài)的情況下才會(huì)對(duì)傳送到引腳上的指令作出反應(yīng)。

禁止指令（COMMAND INHIBIT）不論CLK信號(hào)是否使能，都能阻止新的指令被執(zhí)行。

空指令（NOP）將激活CS#，可以在電路處于等待或空閑狀態(tài)時(shí)阻止任何不需要的指令被記錄。

2.3 MT48LC4M32B2的基本工作過程

2.3.1 MT48LC4M32B2的存儲(chǔ)結(jié)構(gòu)

MT48LC4M32B2的內(nèi)部具有一個(gè)存儲(chǔ)陣列，類似于表格一樣，有行、列之分，當(dāng)指定一個(gè)行地址、一個(gè)列地址后，就可以選定一個(gè)唯一的存儲(chǔ)單元，而整個(gè)表格稱為邏輯體（Logical Bank，L-BANK）。

MT48LC4M32B2具有4個(gè)L-BANK，每個(gè)BANK有4096行，256列，輸出數(shù)據(jù)位寬是32 bit。邏輯結(jié)構(gòu)如圖3所示。

圖3 MT48LC4M32B2的存儲(chǔ)結(jié)構(gòu)

2.3.2 MT48LC4M32B2的工作過程

MT48LC4M32B2的工作電壓是3.3 V，且采用同步接口方式（所有的信號(hào)都是時(shí)鐘信號(hào)的上升沿觸發(fā)）。每一個(gè)1 M×32 bit bank由4096行×256列個(gè)基本存儲(chǔ)單元構(gòu)成，輸出數(shù)據(jù)位寬是32 bit。

（1）初始化操作

MT48LC4M32B2在上電后必須先對(duì)其進(jìn)行初始化操作，而后才能進(jìn)行其他操作。初始化具體操作步驟如下：

①上電后需要等待100~200 μs，在等待時(shí)間結(jié)束后還至少要執(zhí)行一條空操作命令；

②執(zhí)行一條預(yù)充電命令后，要執(zhí)行一條空操作命令，這兩個(gè)操作會(huì)使所有存儲(chǔ)單元進(jìn)行一次預(yù)充電，從而使存儲(chǔ)陣列中的存儲(chǔ)單元均處于空閑（idle）狀態(tài)；

③執(zhí)行兩條自動(dòng)刷新命令，每一條刷新命令之后，都要執(zhí)行一條空操作命令，這些操作可以使芯片內(nèi)部的刷新及計(jì)數(shù)器進(jìn)入正常運(yùn)行狀態(tài)，以便MT48LC4M32B2為模式寄存器編程做好準(zhǔn)備；

④執(zhí)行加載模式寄存器命令（LOAD MODE REGISTER），完成對(duì)MT48LC4M32B2工作模式的設(shè)定。

完成以上步驟后，即可進(jìn)入正常工作狀態(tài)，以等待外部命令對(duì)其進(jìn)行讀、寫、預(yù)充電和刷新等操作。上述操作過程如圖4所示。

圖4 初始化步驟

（2）基本讀寫操作

MT48LC4M32B2的基本讀操作需要控制線和地址線相配合，并發(fā)出一系列命令來完成，MT48LC4M32B2的讀操作只有突發(fā)模式（Burst Mode），而寫操作則可以有突發(fā)寫和非突發(fā)寫兩種模式。基本讀寫過程如下：

① 行有效

初始化完成后，要想對(duì)一個(gè)L-BANK中的陣列進(jìn)行尋址，首先要確定行（row），使之處于激活狀態(tài)（ACTIVE），然后再確定列。片選和L-BANK的定位是和行有效同時(shí)進(jìn)行的。行有效時(shí)序圖如圖5所示。

圖5 行有效時(shí)序圖

② 列讀寫

行地址確定之后，即可對(duì)列地址進(jìn)行尋址。在MT48LC4M32B2中，行地址與列地址線是共用的，即A0~A11。讀/寫命令通過WE#信號(hào)的狀態(tài)來進(jìn)行區(qū)分，當(dāng)WE#為低電平有效時(shí)是寫命令，為高電平無效時(shí)是讀命令。列尋址信號(hào)與讀寫命令是同時(shí)發(fā)出的。雖然列地址線與行尋址共用，但是CAS（Column Address Strobe，列地址選通脈沖）信號(hào)可以區(qū)分開行與列尋址的不同。列讀寫時(shí)序如圖6所示。

圖6 列讀寫時(shí)序圖

③ RAS#和CAS#引腳停止激活，等待下一個(gè)讀寫命令。

圖7所示為一個(gè)基本的讀寫操作時(shí)序。

3 MT48LC4M32B2的電特性

MT48LC4M32B2的部分電特性見表3（VDD=3.3 V ±0.3 V，VDDQ=3.3 V±0.3 V）。

4 MT48LC4M32B2的測(cè)試方案

在本案例中，我們選用了Teradyne公司的J750EX測(cè)試系統(tǒng)對(duì)MT48LC4M32B2進(jìn)行全面的性能評(píng)價(jià)。該器件的測(cè)試思路為典型的數(shù)字電路測(cè)試方法，即存儲(chǔ)陣列的讀寫功能測(cè)試及各項(xiàng)電特性參數(shù)測(cè)試。

圖7 帶有自動(dòng)預(yù)充電的寫操作后讀出時(shí)序

表3 直流電特性

4.1 MT48LC4M32B2的功能測(cè)試

針對(duì)SDRAM等存儲(chǔ)單元陣列的各類故障模型，如陣列中一個(gè)或多個(gè)單元的一位或多位固定為0或固定為1故障（Stuck at 0 or 1 fault）、陣列中一個(gè)或多個(gè)單元固定開路故障（Stuck open fault）、狀態(tài)轉(zhuǎn)換故障（Transition fault）、數(shù)據(jù)保持故障（Data maintaining fault）、狀態(tài)耦合故障（Coupling fault）等，有相應(yīng)的多種算法用于對(duì)各種故障類型加以測(cè)試，來保證SDRAM等存儲(chǔ)系列器件的性能正常，如標(biāo)準(zhǔn)算法MARCH-G，以及其他諸如棋盤格CHECKBOARD、全0、全1、寫入恢復(fù)（Galloping）、行走（Walking）等算法，本文對(duì)此不做深入探討。

不論何種算法，對(duì)于大容量的存儲(chǔ)器來說，測(cè)試矢量的長(zhǎng)度也會(huì)隨其容量的增加而遞增，相應(yīng)的，測(cè)試時(shí)間隨之增長(zhǎng)。以MT48LC4M32B2為例，即使采用較為簡(jiǎn)單的全0/全1算法，寫全頁（full page）突發(fā)模式，遍歷其全部存儲(chǔ)單元仍需要約4bank×4096行×256列=4 194 304個(gè)以上的周期（還需包括控制指令占用的時(shí)間），測(cè)試矢量的編寫相當(dāng)繁雜，對(duì)此，J750EX測(cè)試系統(tǒng)的DSIO模塊可以提供一個(gè)很好的解決方案。

4.1.1 DSIO簡(jiǎn)介

DSIO即為Digital Signal Input/Output（數(shù)字信號(hào)輸入/輸出）模塊的簡(jiǎn)稱，它能使J750EX對(duì)數(shù)字信號(hào)進(jìn)行發(fā)送（source）、抓?。╟apture）及分析（analyze）等操作。此模塊的應(yīng)用方法十分靈活，轉(zhuǎn)換測(cè)試需要輸入的高速數(shù)字波形，器件寄存器需要?jiǎng)討B(tài)寫入的數(shù)字?jǐn)?shù)據(jù)，獨(dú)立存在于數(shù)字測(cè)試矢量中的數(shù)據(jù)發(fā)送，以及對(duì)上述各類數(shù)據(jù)的抓取操作均可以使用該模塊順利完成。對(duì)MT48LC4M32B2的測(cè)試就采用了DSIO可以獨(dú)立于測(cè)試矢量，對(duì)個(gè)別管腳單獨(dú)發(fā)送所需的數(shù)字?jǐn)?shù)據(jù)這一功能。

4.1.2 采用DSIO模塊的測(cè)試方案設(shè)計(jì)

（1）硬件設(shè)計(jì)

按照DSIO模塊所在的測(cè)試系統(tǒng)digital board位置，繪制MT48LC4M32B2的測(cè)試DUT板，要對(duì)器件速率、工作電流、抗干擾等相關(guān)因素進(jìn)行綜合考量。

（2）軟件設(shè)計(jì)

考慮到使用該模塊為器件提供需要施加激勵(lì)信號(hào)的特殊性，我們采用了J750EX系統(tǒng)的VBT編程模式，在VB環(huán)境中調(diào)用測(cè)試系統(tǒng)資源，來完成相應(yīng)的控制操作。具體實(shí)施步驟如下：

①按照J(rèn)750EX的標(biāo)準(zhǔn)編程方法，完成對(duì)MT48LC4M32B2的PIN腳定義，系統(tǒng)通道定義，PIN LEVELS、TIME SETS、TEST INSTANCE等的設(shè)置；

②編寫測(cè)試矢量，定義A0~A11腳為DSIO的數(shù)據(jù)source端（digsrc），在pattern中用微控制指令“send”設(shè)置數(shù)據(jù)傳送的觸發(fā)點(diǎn)；

③在測(cè)試系統(tǒng)的VB編程環(huán)境中調(diào)用系統(tǒng)資源，為MT48LC4M32B2施加相應(yīng)的VDD、VDDQ電壓、輸入電平等，載入pattern，然后控制DSIO向A0~A11腳發(fā)送特定算法生成的數(shù)據(jù)；

④判別pattern的PASS/FAIL，從而對(duì)該項(xiàng)功能測(cè)試的正確與否做出判定。

4.2 MT48LC4M32B2的參數(shù)測(cè)試

MT48LC4M32B2的參數(shù)測(cè)試方法與通常的數(shù)字電路電特性參數(shù)測(cè)試無甚差別，可完全依照同樣的方法進(jìn)行測(cè)試，不再贅述。

5 結(jié)束語

對(duì)大容量SDRAM的性能進(jìn)行評(píng)價(jià)歷來就是頗具難度的，不僅要滿足高故障覆蓋率需求，從而衍生了諸多算法，更要考量如何能簡(jiǎn)便、有效地開展此類器件的測(cè)試評(píng)價(jià)工作，縮短測(cè)試開發(fā)周期，降低測(cè)試成本。本文以Micron公司的MT48LC4M32B2為例，提出了一種基于Teradyne公司的J750EX測(cè)試系統(tǒng)的DSIO模塊生成測(cè)試矢量的方法，使得大容量（百兆級(jí)及以上）SDRAM的功能測(cè)試開發(fā)更為簡(jiǎn)便、迅捷，并在此基礎(chǔ)上構(gòu)建SDRAM測(cè)試平臺(tái)，實(shí)現(xiàn)大規(guī)模生產(chǎn)，以滿足SDRAM應(yīng)用的廣泛需求。

[1] Neamen, D A.電子電路分析與設(shè)計(jì)——模擬電子技術(shù)[M]. 清華大學(xué)出版社，2009. 118-167.

[2] Synchronous DRAM MT48LC4M32B2-1 Meg×32×4 banks[P]. Micron Technology, In.

The Investigation of the Testing Technology for SDRAM Based on the J750EX Measuring System

WANG Zhengyu, HE Zhiwei, ZHANG Shaoyun
（China Electronics Technology Group Corporation No.58Research Institute,Wuxi214035,China）

The SDRAM（Synchronous Dynamic Random Access Memory） has been widely used for its excellent performance, low price, but due to the fact that the device has a larger capacity (usually a 100 Mb level and above) and the complexity of the implementation for controling, it makes the testing of SDRAM become more difficult, therefore, to explore the SDRAM test technology and create test platform for this kind of the device also has a very important significance. The paper introduces the basic working principle of SDRAM, followed by a detailed describe to the study of the test technology based on J750EX testing system, proposed a method using DSIO resources to achieve the accumulated generating operation of the address for SDRAM. It’s greatly reducing the length of test vectors. It can effectively economize the test time, and reduce the cost of testing. In addition, the key timing parameters of SDRAM, such astRCD(row strobe cycle),CL(read latency),tWR(write back time), can be tested using the test system to send the appropriate control excitations for the device to complete the complicated time cooperate of SDRAM, so that the test requirements of the performance for the device can be achieved.

SDRAM; DSIO; J750EX

TN407

A

1681-1070（2014）08-0018-07

2014-06-11