基于FPGA的高集成度超聲波相控陣激發(fā)系統(tǒng)

駱　英，仇　鶴，張文干，王自平

(1．江蘇大學(xué)土木工程與力學(xué)學(xué)院，江蘇鎮(zhèn)江　212013；2．江蘇大學(xué)機(jī)械工程學(xué)院，江蘇鎮(zhèn)江　212013；3．江蘇大學(xué)理學(xué)院，江蘇鎮(zhèn)江　212013)

0　引言

隨著現(xiàn)代工業(yè)的高速發(fā)展，社會對各類機(jī)械結(jié)構(gòu)的安全性和可靠性的要求越來越高[1]。受周期性載荷的影響，機(jī)械工件的焊接處易發(fā)生應(yīng)力集中現(xiàn)象，導(dǎo)致焊接處產(chǎn)生裂紋、斷裂等。因此，必須對機(jī)械結(jié)構(gòu)進(jìn)行無損檢測以實(shí)現(xiàn)對其損傷的早期識別，從而采取措施保證機(jī)械結(jié)構(gòu)的安全運(yùn)行。超聲相控陣無損檢測技術(shù)可以高速、全方位和多角度地對損傷進(jìn)行檢測，有效解決了結(jié)構(gòu)損傷檢測中咨詢波可達(dá)性差和空間限制等問題，具有廣闊的應(yīng)用前景[2-3]。

目前的相控陣超聲波激發(fā)技術(shù)是通過在換能器兩端施加高壓脈沖產(chǎn)生超聲波[4-5]，這種激發(fā)方式簡單可靠，但發(fā)射信號參數(shù)難以調(diào)控，限制了后續(xù)的檢測分辨率。文中利用FPGA所具有的豐富邏輯資源在片內(nèi)構(gòu)建波形數(shù)據(jù)并完成精確延時控制，探討一種新型的多通道數(shù)字化超聲相控發(fā)射系統(tǒng)，闡明了系統(tǒng)的結(jié)構(gòu)與工作原理，并通過試驗(yàn)對系統(tǒng)輸出信號的特性及延時分辨率進(jìn)行研究。

1　系統(tǒng)的結(jié)構(gòu)框圖及功能概述

系統(tǒng)的整體結(jié)構(gòu)框圖如圖1所示，由信號發(fā)生模塊產(chǎn)生頻率、相位任意可調(diào)的波形數(shù)據(jù)，經(jīng)信號調(diào)理模塊放大后激勵換能器產(chǎn)生超聲波，最后采用示波器進(jìn)行激勵信號的接收處理。

圖1　系統(tǒng)的結(jié)構(gòu)框圖

1．1信號發(fā)生模塊

1．1．1FPGA片上系統(tǒng)

FPGA片上采用自頂向下模塊化的設(shè)計思想。首先根據(jù)擬被激勵波形的函數(shù)表達(dá)式計算出波形的量化數(shù)據(jù)并導(dǎo)入片上ROM，在FPGA片內(nèi)構(gòu)建地址發(fā)生器順序讀出ROM中的數(shù)據(jù)并送入D/A模塊進(jìn)行數(shù)模轉(zhuǎn)換。串行設(shè)計思想也正是體現(xiàn)在這，即對FPGA的部分I/O進(jìn)行復(fù)用，從而實(shí)現(xiàn)多通道發(fā)射功能。利用FPGA的并行處理能力，在激勵信號產(chǎn)生的同時計算各個陣元激勵的延時值，從而控制D/A的啟動時刻。激勵信號采用窄帶正弦調(diào)制信號[6]，對應(yīng)于系統(tǒng)換能器中心頻率250 kHz，將激勵信號頻率調(diào)制在該位置。波形的保真度由量化數(shù)據(jù)點(diǎn)數(shù)決定，對應(yīng)250 kHz的激勵信號，在單周期內(nèi)取1 024點(diǎn)，能夠很好地將信號再現(xiàn)。

1．1．2相控發(fā)射延時算法

在相控發(fā)射狀態(tài)下，系統(tǒng)按照不同的延時值激勵陣列換能器產(chǎn)生超聲波，預(yù)設(shè)的延時值需要通過一定的數(shù)學(xué)算法來實(shí)現(xiàn)，因此延時算法是實(shí)現(xiàn)精確延時的重要步驟。相控偏轉(zhuǎn)的幾何關(guān)系如圖2所示。

圖2　相控陣偏轉(zhuǎn)幾何關(guān)系

根據(jù)三角關(guān)系易得換能器n與換能器0之間的延時為：

(1)

式中：d為相鄰陣元的陣元中心距；θ為超聲波偏轉(zhuǎn)角度；n為陣元數(shù)目；ΔSn為換能器n與換能器0之間的波程差；c為超聲波傳播速度。

1．1．3相控發(fā)射延時算法的實(shí)現(xiàn)

基于系統(tǒng)FPGA主控芯片，通過DSP Builder實(shí)現(xiàn)算法的功能，采用VHDL硬件語言在片內(nèi)構(gòu)建算法模塊，在QuartusⅡ中進(jìn)行編譯、綜合、仿真，最終實(shí)現(xiàn)相控發(fā)射延時。DSP Builder是一個算法級設(shè)計工具，它通過數(shù)學(xué)分析工具M(jìn)atlab/Simlink進(jìn)行圖形化設(shè)計和仿真，然后將模型設(shè)計文件轉(zhuǎn)成VHDL設(shè)計文件，對于綜合以及后續(xù)的工作則由QuartusⅡ完成。在DSP builder環(huán)境下算法程序如圖3所示。

圖3　延時模塊框圖

為了驗(yàn)證采用DSP Builder作為延時算法片內(nèi)運(yùn)算模塊的可行性，對算法模塊運(yùn)算值與理論值進(jìn)行比較。系統(tǒng)中相鄰換能器陣元間距取5 mm，超聲波在鋁板中的傳播速度為5 940 m/s，假設(shè)波束偏轉(zhuǎn)方向?yàn)?0°，即θ=60°時，由式(1)可以得到

(2)

理論計算出的各通道延時值和通過延時算法程序得出的仿真結(jié)果對照如表1所示。

表1　理論延時值與仿真值

在數(shù)字芯片內(nèi)部，數(shù)字以二進(jìn)制的形式存在，三角函數(shù)運(yùn)算在FPGA內(nèi)部以查找表方式實(shí)現(xiàn)，會形成微小偏差。經(jīng)表1比較可知，理論值和仿真值的誤差在0．1 ns范圍內(nèi)，滿足精確延時要求。

1．1．4相控發(fā)射過程中精細(xì)延時控制的研究

相控粗延時主要基于系統(tǒng)時鐘，延時分辨率取決于時鐘頻率的提高，且高頻率時鐘對硬件電路的要求高，會對信號產(chǎn)生耦合干擾。因此有必要專門研究對精細(xì)相控延時的途徑。利用在FPGA片內(nèi)存儲同頻率異相位數(shù)字化波形的方法即可實(shí)現(xiàn)相位的細(xì)調(diào)。對應(yīng)系統(tǒng)波形量化點(diǎn)數(shù)1 024，構(gòu)建一張1 024點(diǎn)的波形數(shù)據(jù)存儲表(單周期)，當(dāng)需要兩個通道發(fā)射不同相位的波形時，從表中錯開地址取數(shù)即可。如：對應(yīng)于250 kHz的激勵信號，系統(tǒng)時鐘為85．3 MHz(為了使間隔點(diǎn)數(shù)為整數(shù))時，則每隔250 kHz×1 024/85．3 MHz≈3點(diǎn)取數(shù)。如此，兩個通道中的信號就產(chǎn)生了不同的相位，從而達(dá)到精細(xì)延時的目的。

系統(tǒng)中，一個周期中波形的相位分辨率為

ΔP=2π/1 024=0.006

(3)

根據(jù)θ=ωt，將相位轉(zhuǎn)換為時間，易得延時分辨率為：

t=4.78 ns

由式(3)可見，波形的相位分辨率只與周期波形數(shù)據(jù)存儲表的長度有關(guān)，因此，基于此方法得到的波形相位分辨率在理論上可達(dá)到無限細(xì)分。

1．2信號調(diào)理模塊

信號調(diào)理模塊由D/A、差分放大電路及電壓跟隨器組成。對應(yīng)于FPGA內(nèi)部構(gòu)建的波形存儲器位數(shù)，系統(tǒng)選用14位數(shù)模轉(zhuǎn)換器DAC904，該芯片為2路，差分輸出模式，在終端通過精密電阻將電流信號轉(zhuǎn)換為電壓信號，最終輸出峰峰值為1 V的信號。差分模塊選用超低噪聲芯片AD797，放大倍數(shù)設(shè)置為2倍。為了提高系統(tǒng)電路的負(fù)載能力，在差分模塊后加上電壓跟隨器。單通道的差分放大電路及電壓跟隨器如圖4所示。

圖4　信號放大電路

1．3換能器

換能器用于將電信號轉(zhuǎn)化為超聲波信號。前文所設(shè)計電路即用于產(chǎn)生參數(shù)可調(diào)的電信號，從而激勵換能器產(chǎn)生超聲波。系統(tǒng)中換能器由OPCM自制而成。OPCM是由壓電相材料與聚合物材料按照一定連通方式構(gòu)成具有壓電正交異性特性的復(fù)合材料[7]。

2　試驗(yàn)驗(yàn)證

2．1試驗(yàn)平臺

驗(yàn)證性試驗(yàn)中針對相控陣超聲發(fā)射電路激勵信號的特性(時域特性及頻域特性)以及相控延時的分辨率進(jìn)行了研究，試驗(yàn)裝置框圖如圖5所示。FPGA開發(fā)板作為系統(tǒng)的核心控制單元，主要用于產(chǎn)生250 kHz的窄帶正弦調(diào)制信號的數(shù)字信號以及在片上構(gòu)建延時算法。信號調(diào)理電路板主要由D/A、放大模塊組成，作用是將激勵信號的數(shù)字信號轉(zhuǎn)換為模擬信號，經(jīng)放大模塊后輸出具有一定幅值和驅(qū)動能力的交流信號。選用HP-54820A型示波器作為系統(tǒng)的接收單元，采集超聲波的回波信號進(jìn)行頻譜分析，PC機(jī)主要用于計算各個通道的延時值，并經(jīng)串口送入FPGA中，同時對示波器接收到的信號做處理。

圖5　試驗(yàn)裝置示意圖

2．2激勵信號的產(chǎn)生與研究

為了驗(yàn)證信號驅(qū)動電路的工作性能，編寫了有延時的四通道程序，激勵信號頻率設(shè)置為250 kHz，將編譯無誤的程序下載到FPGA中，經(jīng)過信號調(diào)理電路處理，得到四通道時域波形如圖6(a)所示。對單通道的信號做頻譜分析，對應(yīng)于250 kHz窄帶正弦調(diào)制信號的頻域圖如6(b)所示。

從圖6可以直觀看出各通道的激勵信號波形穩(wěn)定，延時特征明顯。激勵信號峰峰值為2 V，中心頻率在250 kHz附近，能量主要集中在中心頻率周圍，整個放大電路的幅頻特性良好。

2．3延時特性測試

采用前兩通道對延時精度進(jìn)行驗(yàn)證。換能器間距取1 mm，超聲波波速為5 940 m/s，相控偏轉(zhuǎn)角度為30°，根據(jù)式(1)，可得第二通道相對于第一通道的延時值為84．2 ns，以此延時值編寫程序下載至FPGA，最終得到兩通道波形如圖7所示。對圖像進(jìn)行局部放大，以窄帶正弦調(diào)制信號的第二個上升沿過零點(diǎn)為基準(zhǔn)，測量兩通道的相對延時值為85 ns，與理論值相差0.8 ns，相對誤差為0．95%。

(a)激勵信號時域圖

(b)激勵信號頻譜圖

圖7　細(xì)延時波形圖

采取不同的偏轉(zhuǎn)角度，多次測量。比較兩通道相對延時值，記錄結(jié)果如表2所示。分析表中數(shù)據(jù)可以得出，不同偏轉(zhuǎn)角度下相鄰兩通道的延時差對應(yīng)的理論值和實(shí)測值相對誤差小于1%，數(shù)據(jù)吻合程度較好。

3　結(jié)束語

設(shè)計的基于FPGA技術(shù)的多通道相控陣超聲波發(fā)射系統(tǒng)，利用串行發(fā)射方式進(jìn)行相控陣超聲波的發(fā)射。通過對軟、硬件的設(shè)計和完善達(dá)到了比較好的系統(tǒng)集成度和測試精度，對超聲相控發(fā)射系統(tǒng)集成度的提高與系統(tǒng)的優(yōu)化具有積極的意義。

參考文獻(xiàn)：

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表2　延時數(shù)據(jù)

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