基于FPGA的超聲動(dòng)態(tài)聚焦數(shù)據(jù)整序設(shè)計(jì)

趙成效，項(xiàng)四平

無(wú)錫海鷹電子醫(yī)療系統(tǒng)有限公司，無(wú)錫市，214061

基于FPGA的超聲動(dòng)態(tài)聚焦數(shù)據(jù)整序設(shè)計(jì)

【作 者】趙成效，項(xiàng)四平

無(wú)錫海鷹電子醫(yī)療系統(tǒng)有限公司，無(wú)錫市，214061

現(xiàn)有模擬整序折疊技術(shù)，對(duì)超聲信號(hào)有衰減，而且在彩超中難以實(shí)現(xiàn)聲束偏轉(zhuǎn)。該文提出一種實(shí)現(xiàn)動(dòng)態(tài)聚焦數(shù)據(jù)數(shù)字整序的設(shè)計(jì)方法。數(shù)字整序由兩部分組成，即采用乘法器實(shí)現(xiàn)的位整序和用開(kāi)關(guān)選擇實(shí)現(xiàn)的字節(jié)整序。結(jié)果表明，在滿足設(shè)計(jì)要求的同時(shí)，占用資源較少。

FPGA；乘法器；波束；整序

因成本、體積、電路復(fù)雜程度等限制，現(xiàn)有超聲診斷儀的通道數(shù)一般不等于探頭的基元數(shù)或振元數(shù)，如基元數(shù)為128，通道數(shù)為32。在一次發(fā)射與接收過(guò)程中只有32個(gè)振元處于激活狀態(tài)[1]，這樣的探頭電子掃描過(guò)程由高壓模擬開(kāi)關(guān)實(shí)現(xiàn)基元與通道的切換。這樣使得接收通道在接收子陣中的位置隨著電子掃描而改變[2]，無(wú)疑增加了后續(xù)處理電路的復(fù)雜性，實(shí)際上多采用矩陣開(kāi)關(guān)實(shí)現(xiàn)超聲回波信號(hào)的電子排序并同時(shí)完成對(duì)稱疊加，該技術(shù)稱之為整序折疊。模擬相加的精度低于A/D轉(zhuǎn)換后的數(shù)字相加，超聲回波信號(hào)經(jīng)過(guò)矩陣開(kāi)關(guān)后有一定幅度的衰減，因此采用整序折疊的方法會(huì)降低圖像質(zhì)量，而且無(wú)法實(shí)現(xiàn)聲束偏轉(zhuǎn)，也無(wú)法加相控陣探頭。針對(duì)這種情況的解決方案是采用數(shù)字整序技術(shù)。

本文提出了一種基于FPGA的分兩級(jí)實(shí)現(xiàn)動(dòng)態(tài)聚焦數(shù)據(jù)數(shù)字整序的設(shè)計(jì)方法。

1 現(xiàn)有技術(shù)

通常用繼電器實(shí)現(xiàn)探頭切換，128基元的探頭與32路收發(fā)通道間用高壓模擬開(kāi)關(guān)實(shí)現(xiàn)，前端控制FPGA產(chǎn)生經(jīng)整序的32路發(fā)射信號(hào)，經(jīng)發(fā)射驅(qū)動(dòng)送入高壓模擬開(kāi)關(guān)，從高壓模擬開(kāi)關(guān)接收到的32路回波信號(hào)，經(jīng)限幅和時(shí)間增益補(bǔ)償，輸入整序?qū)φ勰K，考慮到整序?qū)φ蹖?duì)回波信號(hào)有衰減，對(duì)折后的16路信號(hào)輸出先作放大，接著作抗混疊濾波，然后送入A/DC,在數(shù)字波束形成FPGA中，實(shí)現(xiàn)延時(shí)、幅度加權(quán)及求和，如圖1所示。

圖1 超聲前端及波束形成部分原理框圖Fig.1 Ultrasound front end and beamformer block diagrams

整序?qū)φ勰K由4片矩陣開(kāi)關(guān)芯片(MT8816)及其時(shí)序控制電路組成，矩陣開(kāi)關(guān)分兩組，每組2片矩陣開(kāi)關(guān)X0-X15同時(shí)接16路超聲回波信號(hào)級(jí)聯(lián)成16×16的矩陣，兩組級(jí)聯(lián)形成32×16的矩陣。

2 接收波束數(shù)字整序原理

在彩超中，需要實(shí)現(xiàn)超聲波束偏轉(zhuǎn)，隨著相控陣掃描的引入波束不再對(duì)稱因而難以實(shí)現(xiàn)對(duì)稱折疊，故采用數(shù)字整序技術(shù)。

數(shù)字整序與原有接收電路中模擬整序電路相類(lèi)似，模擬整序后輸入模數(shù)轉(zhuǎn)換器(A/DC)的各通道為

有序排列，數(shù)字整序不能用模擬開(kāi)關(guān)，而改用數(shù)字開(kāi)關(guān)，接收波束的數(shù)字整序在回波信號(hào)模數(shù)轉(zhuǎn)換后進(jìn)行，主要是控制波束形成的起始延時(shí)、動(dòng)態(tài)聚焦和動(dòng)態(tài)變跡數(shù)據(jù)。

整序控制數(shù)據(jù)可分為兩類(lèi)：起始靜態(tài)數(shù)據(jù)和動(dòng)態(tài)調(diào)整數(shù)據(jù)。

起始靜態(tài)數(shù)據(jù)的配置在參數(shù)預(yù)置期完成，可根據(jù)掃描線號(hào)控制寫(xiě)地址，依次完成設(shè)置，每次接收前只需配置一次，限于篇幅，不再展開(kāi)描述。

動(dòng)態(tài)調(diào)整數(shù)據(jù)，如動(dòng)態(tài)聚焦和動(dòng)態(tài)變跡數(shù)據(jù)，顯然不能再用上述方法。將128基元依次編號(hào)為0～127，32個(gè)通道依次編號(hào)為0～31，0～31基元參與發(fā)射接收形成第一條完整的偶線波束，接著1～32基元參與收發(fā)，然后是基元2～33參與，……，波束中心在32個(gè)接收通道間循環(huán)移動(dòng)，其位置隨線號(hào)變化，周期為32。動(dòng)態(tài)聚焦參數(shù)每通道為1bit。將動(dòng)態(tài)聚焦的輸入數(shù)據(jù)編號(hào)為D31～D0,整序后的D31～D0中的按線號(hào)依次送給32個(gè)波束形成通道，如第一次接收時(shí)D31的數(shù)據(jù)配置給0通道，第二次則配置給1通道，如此循環(huán)，周期為32，如圖2所示。

圖2 線號(hào)與各通道配置數(shù)據(jù)的關(guān)系圖Fig.2 The relationship between the beam line and the conf i guration data of each channel

3 動(dòng)態(tài)聚焦數(shù)據(jù)數(shù)字整序的硬件設(shè)計(jì)

數(shù)字整序通常可采用開(kāi)關(guān)直接實(shí)現(xiàn)法、數(shù)據(jù)先并置后選擇法。

模擬B超中接收和發(fā)射的開(kāi)關(guān)網(wǎng)絡(luò)可以有單級(jí)和多級(jí)實(shí)現(xiàn)法[3]。在分析模擬整序的基礎(chǔ)上，巧妙利用乘法器，可分兩級(jí)實(shí)現(xiàn)數(shù)字整序。

3.1 開(kāi)關(guān)直接實(shí)現(xiàn)法

在FPGA中，可直接用32個(gè)32選1的開(kāi)關(guān)實(shí)現(xiàn)，其缺點(diǎn)是硬件規(guī)模較大、占用資源較多。

3.2 數(shù)據(jù)先并置后選擇法

通常會(huì)采用事先將數(shù)據(jù)并置的方法，產(chǎn)生31種順序改變后的數(shù)據(jù)，將原始數(shù)據(jù)和該31種數(shù)據(jù)接入

位寬為32bit的32選1的開(kāi)關(guān)，并置部分的VHDL代碼如下：

begin

odata0 ＜= cfgdata(31 downto 0) ;

odata1 ＜= cfgdata(30 downto 0) & cfgdata(31);

odata2 ＜= cfgdata(29 downto 0) & cfgdata(31 downto 30);

odata3 ＜= cfgdata(28 downto 0) & cfgdata(31 downto 29);

……

odata28 ＜= cfgdata(3 downto 0) & cfgdata(31 downto 4);

odata29 ＜= cfgdata(2 downto 0) & cfgdata(31 downto 3);

odata30 ＜= cfgdata(1 downto 0) & cfgdata(31 downto 2);

odata31 ＜= cfgdata(0) & cfgdata(31 downto 1)

3.3 兩級(jí)整序法

通過(guò)分析發(fā)現(xiàn)，數(shù)據(jù)整序可分成兩級(jí)，以8 bit為單位的字節(jié)整序和以1 bit為單位的位整序。

將32位動(dòng)態(tài)聚焦數(shù)據(jù)分成4個(gè)字節(jié)，用4個(gè)4選1開(kāi)關(guān)(MUX4_1)實(shí)現(xiàn)字節(jié)整序，而乘法器可實(shí)現(xiàn)位整序，如圖3所示。MULT16×8為16乘8乘法器，MUX4_1為位寬為8bit的四選一開(kāi)關(guān)，ONE_HOT則是實(shí)現(xiàn)自然順序碼到獨(dú)熱編碼的轉(zhuǎn)換。需要說(shuō)明的是ONE_HOT模塊，輸入000時(shí)輸出00000001，輸入001時(shí)輸出00000010，輸入010時(shí)輸出00000100，依次類(lèi)推，即若輸入為n，輸出則為2n，輸入和輸出均以二進(jìn)制數(shù)表示。

圖3 動(dòng)態(tài)聚焦數(shù)據(jù)整序模塊Fig.3 Reorder module of dynamic focusing data

圖3 中，將D[31:24]作為被乘數(shù)的高8位，

D[23:16]作為被乘數(shù)的低8位，乘數(shù)則根據(jù)線號(hào)依次為二進(jìn)值數(shù)00000001、00000010、……、10000000。如表1，乘積項(xiàng)的P[15:8]可依次輸出的8位數(shù)據(jù)，可等效為D[31:16]左移0～7位后的輸出的高8位，如乘數(shù)為00000010，等效為D[31:16]左移1為后的高8位，即輸出D[30: 23]。兩個(gè)MULT16×8組成16×16的矩陣，4個(gè)MULT16×8組成32×32的矩陣，該矩陣僅實(shí)現(xiàn)細(xì)整序（0～7位）。經(jīng)過(guò)第二級(jí)字節(jié)整序后，實(shí)現(xiàn)完整的32×32的矩陣，即實(shí)現(xiàn)圖2所示的按線號(hào)配置數(shù)據(jù)功能。

表1 乘法器的輸入和輸出對(duì)照表Tab.1 The corresponding table between the input and output of the multiplier

表2 幾種設(shè)計(jì)方法資源消耗對(duì)比Tab.2 Comparison of the resources consumed by several design methods

3.4 綜合比對(duì)

將上述3種設(shè)計(jì)方法分別用VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)，器件選用 Altera公司生產(chǎn)的Cyclone III系列中的EP3C40F484C8芯片，芯片內(nèi)有39 600個(gè)logic element、41 721個(gè)register、2 475 個(gè)LAB、252個(gè)Embedded Multiplier 9-bit element，設(shè)計(jì)與編譯綜合工具為Quartus II Version 8.1。從Fitter Resource Usage Summary報(bào)告看，方法3充分利用FPGA豐富的內(nèi)嵌乘法器資源，其它資源消耗明顯下降。

4 結(jié)論

本文提出了基于FPGA的分兩級(jí)實(shí)現(xiàn)動(dòng)態(tài)聚焦數(shù)據(jù)整序的方法，巧妙利用FPGA內(nèi)嵌乘法器，資源消耗比常規(guī)設(shè)計(jì)更少，達(dá)到設(shè)計(jì)優(yōu)化的目的。

[1] 黃偉華. B型超聲診斷儀設(shè)計(jì)及編碼激勵(lì)方法研究[D]. 浙江大學(xué)生物醫(yī)學(xué)工程與儀器學(xué)院, 2008.

[2] 馮若．超聲診斷設(shè)奮原理與設(shè)計(jì)[M]. 第1版. 北京: 中國(guó)醫(yī)藥科技出版社, 1993.

[3] 何正權(quán), 郭巍. 線陣與凸陣換能器開(kāi)關(guān)網(wǎng)絡(luò)的一種設(shè)計(jì)方法[J].電子科技大學(xué)學(xué)報(bào), 1995, 24(6): 614-618.

Ultrasonic Dynamic Focus Data Reordering Design Based on FPGA

【 Writers 】Zhao Chengxiao, Xiang Siping
Wuxi Haiying Electronic Medical System Co. Ltd., Wuxi, 214061

【 Abstract 】The existing analog reordering and folding technology has the following problems：it cause the attenuation of the ultrasonic signal, and it is dif fi cult to achieve beam steering in color doppler ultrasonic diagnostic instrument. This article proposes a design method to achieve digital reordering of dynamic focusing data. The digital reordering is composed of two parts, bit reordering which is implemented with multiplier and byte reordering using switch selection. The results show that it can meet the design requirements using fewer resources.

FPGA, multiplier, beam, reordering

TH776

A

10.3969/j.issn.1671-7104.2014.03.009

2013-09-11

項(xiàng)四平，E-mail: xsp3741@sina.com.cn

1671-7104(2014)03-0193-03