基于FPGA 的高速長(zhǎng)線(xiàn)陣CCD驅(qū)動(dòng)電路

秦遠(yuǎn)洋，范 紅，周堂興，許武軍，禹素萍

（東華大學(xué) 信息科學(xué)與技術(shù)學(xué)院，上海 201620）

高速長(zhǎng)線(xiàn)陣CCD（電荷耦合器）具有低功耗，小體積，高精度等優(yōu)勢(shì)，廣泛應(yīng)用于航天退掃系統(tǒng)中的圖像數(shù)據(jù)采集[1]。而CCD驅(qū)動(dòng)電路設(shè)計(jì)是CCD正常工作的關(guān)鍵問(wèn)題之一，CCD驅(qū)動(dòng)信號(hào)時(shí)序是一組相位要求嚴(yán)格的脈沖信號(hào)，只有時(shí)序信號(hào)和CCD良好配合，才能充分發(fā)揮CCD的光電轉(zhuǎn)換特性[2]。目前CCD驅(qū)動(dòng)電路主要有以下4種方法：IC驅(qū)動(dòng)法，EPROM驅(qū)動(dòng)法[3]。單片機(jī)驅(qū)動(dòng)法以及可編程邏輯器件驅(qū)動(dòng)法[5]。前3種方法存在著靈活性差，精度低，可調(diào)試性差等特點(diǎn)，本文研究的基于FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）的驅(qū)動(dòng)電路設(shè)計(jì)方法具有集成度高，可靠性好，調(diào)試性好等特點(diǎn)，非常適合高速線(xiàn)陣CCD驅(qū)動(dòng)電路的設(shè)計(jì)[6]。

1 IL-P4線(xiàn)陣CCD原理

IL-P4是DALSA公司生產(chǎn)的高速線(xiàn)陣CCD產(chǎn)品，具有8192個(gè)感光象元，像敏單元尺寸為 7 μm×7 μm，像元總長(zhǎng)為57.3 mm。雙路奇偶輸出，最高工作頻率為40 MHz。

1.1 IL-P4的基本結(jié)構(gòu)和工作原理

IL-P4為典型的埋溝道型二相線(xiàn)陣CCD[4]。他由4 241×2個(gè)PN結(jié)光電二極管構(gòu)成，其中前面的13×2個(gè)PN結(jié)用作隔離和后面的32×2個(gè)PN結(jié)用作屏蔽而被遮蔽的。中間的8 192個(gè)光電二極管是曝光像敏單元。光敏元的兩側(cè)是用作存儲(chǔ)光生電荷的轉(zhuǎn)移柵。轉(zhuǎn)移柵的兩側(cè)為CCD模擬移位寄存器，它的有效像素單元（8 192像元）分奇，偶兩列轉(zhuǎn)移并分別由OS1，OS2端口輸出。

1.2 IL-P4驅(qū)動(dòng)時(shí)序分析

IL-P4正常工作時(shí)需要五路驅(qū)動(dòng)時(shí)序，分別是兩相時(shí)鐘信號(hào)CR1，CR2、轉(zhuǎn)移脈沖信號(hào)TCK、像元復(fù)位信號(hào)RST、最后像元讀出信號(hào)CRLAST。各相位之間必須滿(mǎn)足嚴(yán)格的時(shí)序要求，才能保證CCD正常工作，各時(shí)序的相位關(guān)系如圖1。這里需要強(qiáng)調(diào)的是TCK與CR1和CR2的關(guān)系，當(dāng)TCK為高電平時(shí)，CR1和CR2也需要同步變?yōu)楦唠娖?，并且CR1脈沖必須比TCK提前上升，延遲下降t7時(shí)間，CR1脈沖提前上升意味著移位寄存器中接收電荷包形成，有利于電荷轉(zhuǎn)移，CR1脈沖延遲下降能使存儲(chǔ)柵和移位寄存器隔離，防止CR1的移位寄存器中的電荷倒回原勢(shì)阱中，并且當(dāng)TCK為高電平期間，RST必須保持低電平，表1為圖1中各脈沖之間應(yīng)滿(mǎn)足的相位間隔值。

圖1 驅(qū)動(dòng)信號(hào)時(shí)序要求圖Fig．1 The driving signal timing diagram

表1 IL-P4的相位間隔值Tab.1 The phase separation value of IL-P4

2 CCD驅(qū)動(dòng)電路設(shè)計(jì)

2.1 驅(qū)動(dòng)電路硬件設(shè)計(jì)

本設(shè)計(jì)中采用Intersil公司的EL7457作為系統(tǒng)的管腳驅(qū)動(dòng)芯片，EL7457是一款高速的四路驅(qū)動(dòng)芯片，單路最高能夠提供2A的驅(qū)動(dòng)電流，其時(shí)鐘頻率最高能達(dá)到40 MHz，完全能夠滿(mǎn)足本設(shè)計(jì)中的要求，IL－P4管教驅(qū)動(dòng)的峰值電流如式（1）所示

其中Cpin為管腳等效電容，Vswing為驅(qū)動(dòng)信號(hào)上升沿?cái)[幅，trising為驅(qū)動(dòng)信號(hào)上升沿時(shí)間，Ipeak管腳驅(qū)動(dòng)的峰值電流。

IL－P4－8192B的管腳驅(qū)動(dòng)電壓和峰值電流分別如表2和表3所示。

表2 IL-P4的管腳驅(qū)動(dòng)電壓Tab.2 Pin driving voltage of IL-P4

2.2 驅(qū)動(dòng)時(shí)序信號(hào)設(shè)計(jì)

IL－P4的最高工作頻率可達(dá)40 MHz，根據(jù)需求選取的工作頻率為30 MHz。根據(jù)表1中IL－P4各路脈沖時(shí)序相位間隔值要求，可以確定CCD基本驅(qū)動(dòng)信號(hào) CR1、CR2、TCK、RST、CRLAST的參數(shù)。各路脈沖技術(shù)指標(biāo)如下：CR1=CRLAST=～CR2=30 MHz，占空比為 1:1，方波；TCK=7．24K，脈沖寬度為 200 ns，低電平寬度為 138 μs，方波；RST=30 MHz，占空比為1:4，方波。

表3 IL-P4的管腳驅(qū)動(dòng)電流Tab.3 Pin driving current of IL-P4

用Verilog HDL語(yǔ)言作為開(kāi)發(fā)語(yǔ)言，軟件平臺(tái)則是Xilinx公司的ISE13．4。基于上述對(duì)驅(qū)動(dòng)時(shí)序的分析，綜合考慮各信號(hào)的脈沖寬度，選用50 MHz的外部晶振作為輸入時(shí)鐘，通過(guò)Spartan 3E的DCM模塊倍頻到120 MHz，作為整個(gè)系統(tǒng)的基準(zhǔn)時(shí)鐘。利用計(jì)數(shù)分頻的設(shè)計(jì)方法來(lái)實(shí)現(xiàn)驅(qū)動(dòng)電路。Clk_base為經(jīng)過(guò)DCM模塊后的120 MHz基準(zhǔn)時(shí)鐘，通過(guò)時(shí)鐘上升沿觸發(fā)計(jì)數(shù)，cnt_div4為計(jì)數(shù)變量，該變量為兩位二進(jìn)制變量，計(jì)數(shù)溢出時(shí)會(huì)自動(dòng)歸零，因此通過(guò)判斷cnt_div4的值，實(shí)現(xiàn)頻率30 MHz，占空比為1：4的RST驅(qū)動(dòng)信號(hào)的生成，以及頻率為30 MHz，占空比為1:1的CR1，CR2驅(qū)動(dòng)信號(hào)的生成，在硬件電路上，CRLAST與CR1通過(guò)一個(gè)50歐姆的電阻相連，因此FPGA只需要輸出CR1即可，cnt_pix為像元計(jì)數(shù)變量，結(jié)合驅(qū)動(dòng)時(shí)序要求，TCK高電平持續(xù)時(shí)間為6個(gè)像元輸出時(shí)間，即200 ns，由此即實(shí)現(xiàn)了CCD工作所需要的五路驅(qū)動(dòng)時(shí)序信號(hào)的產(chǎn)生。

3 仿真與實(shí)測(cè)結(jié)果

3.1仿 真

使用驗(yàn)證工具ISIM來(lái)進(jìn)行功能驗(yàn)證。經(jīng)過(guò)仿真得出的時(shí)序圖如圖2。根據(jù)仿真波形得出圖2中各參數(shù)的值如下：

t3=33．3 ns、t6=200 ns、t7=22 ns、t8=14 ns、t10=6．66 ns。 各參數(shù)均在表1的取值范圍內(nèi)。所以仿真結(jié)果滿(mǎn)足CCD的驅(qū)動(dòng)時(shí)序要求

圖2 驅(qū)動(dòng)時(shí)序仿真圖Fig．2 Simulation chart of driving signal

3.2 實(shí)測(cè)結(jié)果

圖3 為使用TEK公司的數(shù)字示波器所觀察到的FPGA產(chǎn)生的驅(qū)動(dòng)時(shí)序，信號(hào)2為轉(zhuǎn)移脈沖信號(hào)（TCK），信號(hào)1為像元復(fù)位信號(hào)（RST），信號(hào) 4為 CR1，信號(hào) 3為 CR2，由圖 3可以看到，在轉(zhuǎn)移脈沖信號(hào)高電平階段，像元復(fù)位信號(hào)置低，CR1以及CR2分別保持原狀態(tài)，并且CR1脈沖比TCK提前上升，延遲下降，有利于電荷轉(zhuǎn)移，以及防止CR1的移位寄存器中的電荷倒回原勢(shì)阱中。

結(jié)果表明運(yùn)用基于Verilog HDL的分頻器產(chǎn)生CCD工作需要的時(shí)序信號(hào)方案的可行性和正確定，并且該方案基于FPGA，具有精度高，速度快，可靠性好以及便于調(diào)試的特點(diǎn)。

圖3 實(shí)測(cè)驅(qū)動(dòng)信號(hào)波形圖Fig.3 Test waveform of driving signal

4 結(jié) 論

高速長(zhǎng)線(xiàn)陣CCD（電荷耦合器）具有低功耗，小體積，高精度等優(yōu)勢(shì)，廣泛應(yīng)用于航天退掃系統(tǒng)中的圖像數(shù)據(jù)采集。由軟件仿真和示波器測(cè)試結(jié)果可得出，驅(qū)動(dòng)電路輸出信號(hào)的相位關(guān)系和脈寬滿(mǎn)足時(shí)序設(shè)計(jì)要求，波形較好。該方案充分發(fā)揮了FPGA的可編程的特點(diǎn)，采用Verilog HDL描述的分頻器設(shè)計(jì)的驅(qū)動(dòng)電路性能穩(wěn)定，速度快，可靠性好，結(jié)構(gòu)簡(jiǎn)單，相對(duì)于傳統(tǒng)的驅(qū)動(dòng)電路，該方案極大地簡(jiǎn)化了驅(qū)動(dòng)電路結(jié)構(gòu)和設(shè)計(jì)過(guò)程。

[1]梁忠望.線(xiàn)陣CCD數(shù)據(jù)采集電路研究[D].湖南:湖南大學(xué)碩士學(xué)位論文，2010.

[2]江孝國(guó)，楊興林，李洪，等.大幅度CCD輸出信號(hào)降噪的相關(guān)雙取樣電路[J].信息與電子工程，2012，10（3）：363-367.JIANG Xiao-guo，YANG Xing-lin，LI Hong，et al.Correlated double sampling circuit for noise reduction of CCD output signal with large amplitude[J].Information and Electronic Engineer，2010，3（10）：363-367.

[3]WU Shi.CCD Performance Model and Noise Control[R].shanghai:IEEE，2011.

[4]DALSA.IL-P4 Image Sensors datasheet[EB/OL].Canada:DALSA，2013[2013.07.14].http://www.teledynedalsa.com/

[5]徐波.基于FPGA的線(xiàn)陣CCD驅(qū)動(dòng)控制技術(shù)研究 [D].長(zhǎng)春:長(zhǎng)春理工大學(xué)，2011:12-67

[6]梁冰.高速線(xiàn)陣CCD圖像采集系統(tǒng)的設(shè)計(jì)[D].合肥:合肥工業(yè)大學(xué)，2010:23-74.