高分辨率全幀CCD高速驅(qū)動設(shè)計(jì)

唐亞軍 ， 郭喜慶 ， 余 錦 ， 朱 涵 ， 楊敬嫻

（1.中國科學(xué)院 光電研究院，北京 100094；2.中國科學(xué)院大學(xué) 北京 100090）

隨著航空遙感相機(jī)應(yīng)用水平的不斷提高，其對有效載荷和數(shù)據(jù)處理速度提出了越來越高的要求。全幀CCD作為高靈敏度圖像傳感器，分辨率高、感光面積大，廣泛應(yīng)用于航空遙感。但因其像素高、幀頻低，無法滿足高速航拍的需求[1]。加之傳統(tǒng)的專用集成驅(qū)動設(shè)計(jì)的可配置靈活性低，應(yīng)用范圍受到限制。因此，關(guān)于高分辨率、高靈活性的高速CCD驅(qū)動的設(shè)計(jì)具有實(shí)質(zhì)性意義。本文以FPGA作為CCD驅(qū)動時(shí)序產(chǎn)生的核心單元，以FTF5066M為例，完成了全幀CCD的高速驅(qū)動的設(shè)計(jì)。結(jié)構(gòu)圖[2]如圖1所示。光敏區(qū)四角嵌入了MOS單元，構(gòu)成4個(gè)輸出放大器。MOS單元上包括實(shí)現(xiàn)像素拼接的加法門SG，輸出門OG控制光生電荷有序輸出。光生電荷在四相垂直行驅(qū)動脈沖A和傳輸門TG的控制下，將電荷轉(zhuǎn)移到水平移位輸出寄存器中。三相水平驅(qū)動脈沖C驅(qū)動輸出寄存器中的光生電荷有序地輸入到輸出放大器中。

1 FTF5066M結(jié)構(gòu)

FTF5066M是一款具有33 M像素的高分辨率全幀CCD圖像傳感器。由光敏區(qū)和上下水平移位輸出寄存器組成。光敏區(qū)包括X、Y、Z、W象限，每行5 040像素，包含有效像素4 992個(gè)、過渡像素8個(gè)、黑像素40個(gè)；每列包括6 726個(gè)像素行，有效像素6 668行、黑像素12行、啞像素46行。其內(nèi)部

圖1 FTF5066M內(nèi)部結(jié)構(gòu)圖Fig.1 FTF5066M internal structure

2 硬件電路設(shè)計(jì)

FTF5066M驅(qū)動電路包括穩(wěn)壓變換電路、偏置電壓電路、驅(qū)動脈沖產(chǎn)生電路、垂直水平驅(qū)動電路[3]。本文以邏輯門陣列FPGA為驅(qū)動時(shí)序脈沖產(chǎn)生電路的核心，采用分離元件，結(jié)合FTF5066M四輸出通道結(jié)構(gòu)特點(diǎn)進(jìn)行了高速驅(qū)動電路設(shè)計(jì)。驅(qū)動電路組成結(jié)構(gòu)如圖2所示。

圖2 FTF5066M驅(qū)動電路框圖Fig.2 FTF5066M driven circuit diagram

2.1 穩(wěn)壓變換電路

LM317是一款具有過載保護(hù)功能的正三端可調(diào)穩(wěn)壓器，輸出電壓范圍1.2 V到37 V。線性調(diào)整率高達(dá)0.01%，能充分滿足CCD時(shí)序脈沖電路和偏置電路的電壓穩(wěn)定性要求[4]，如圖3所示。

圖3 穩(wěn)壓變換電路Fig.3 Voltage conversion circuit

旁路電容C2和電解電容C1抑制紋波對輸出電壓的干擾。去耦電容C3提高了變換電路的瞬態(tài)響應(yīng)，取值1 μF到1 000 μF。D1可抑制斷電時(shí) C3對 LM317的沖擊。LM317在輸出端Vout和調(diào)整端ADJ間保持1.25 V穩(wěn)定電壓，調(diào)整R2輸出可控電壓：

當(dāng) 1 A≥Iout≥10 mA，IADJ≤5 μA。 因此當(dāng)輸出電流大于10 mA時(shí)，可忽略IADJ對Vout的影響。在滿足LM317的最小穩(wěn)定工作電流1.5 mA條件下，圖3中的參數(shù)實(shí)現(xiàn)了1.2 V到27 V輸出電壓要求。

2.2 偏置電壓電路

正確的偏置電壓是FTF5066M正常工作的必要條件，各偏置電壓需要滿足以下要求[5-6]。

VNS：N型襯底電壓，20 V到28 V。VNS越大CCD抗暈?zāi)芰υ綇?qiáng)；反之動態(tài)范圍越廣。根據(jù)航拍相機(jī)對高動態(tài)范圍要求[7]，暫取 20 V。

VPS：P型襯底電壓，典型值6 V。

VSFD：源級跟隨器漏極電壓，該電壓是跟隨器工作電壓，典型值20 V。

VRD：漏極復(fù)位電壓，典型值20 V。

RG：柵極復(fù)位電壓，其值為CCD輸出信號復(fù)位電壓水平，取20 V。

SG：加法門電壓，典型值4 V。

VOG：輸出門柵極電壓，取6.5 V。

VSFD和VNS取自穩(wěn)壓變換電路的輸出，其它偏置電壓利用分壓電阻由VSFD分壓得到。

FTF5066M的輸出寄存器極其脆弱，其4個(gè)偏置電壓需滿足安全的上電順序 （下電順序相反）：VNS、VSFD、VRD、VPS，且 VPS不能先于 VSFD、VRD到達(dá)芯片管腳。利用BAT74反向截止特性，偏置電壓保護(hù)電路如圖4所示。滿足了VSFD和VRD電壓差不超過5 V，VSFD不大于VNS的要求。FTF5066M易受到靜電放電損壞，須確保VPS小于VSFD和VRD，保證VRD不高于VSFD電壓。

圖4 偏置電壓保護(hù)電路Fig.4 Bias voltage protection circuit

2.3 驅(qū)動電路

四相垂直行轉(zhuǎn)移脈沖A轉(zhuǎn)移狀態(tài)時(shí)高電平11 V；光積分狀態(tài)時(shí)高電平8 V。因此，轉(zhuǎn)移脈沖的高電平需根據(jù)CCD工作狀態(tài)進(jìn)行選擇。本文將N溝道和P溝道MOSFET的漏極串接作為輸出端，設(shè)計(jì)了高電平選擇電路，如圖5所示。圖中MIC4417起到開關(guān)作用，MIC4417的VS端分別接入電壓11 V和8 V，實(shí)現(xiàn)了SIS2300的柵源電壓VGS>0，SIS2301的VGS<0開通條件。EL7222將FPGA信號輸出電平轉(zhuǎn)換成TTL電平，完成與MIC4417的連接。out1端電壓與ina同相，out2端電壓與inb反向。因此，ina與inb的短接實(shí)現(xiàn)了兩MIC4417交替開通。從而使得兩MOSFET在Vin控制下交替導(dǎo)通完成脈沖A的高電平在11 V和8 V之間的轉(zhuǎn)換。

時(shí)序脈沖產(chǎn)生電路核心器件FPGA的IO扇出系數(shù)小、驅(qū)動能力小，產(chǎn)生的驅(qū)動脈沖信號無法直接驅(qū)動CCD完成光生電荷轉(zhuǎn)移。驅(qū)動電路需將FPGA產(chǎn)生的驅(qū)動時(shí)鐘信號進(jìn)行功率放大，以滿足CCD對驅(qū)動電壓和電流以及時(shí)序的要求[3]。

EL7202是一款具有2 A峰值驅(qū)動電流高速時(shí)鐘驅(qū)動器，最大輸出電壓16.5 V。負(fù)載電容1 000 pF時(shí)，上升時(shí)間tR和tF下降時(shí)間均不超過20 ns，足夠滿足四項(xiàng)垂直驅(qū)動脈沖A和傳輸門時(shí)鐘TG的功率放大要求。

圖5 垂直行驅(qū)動脈沖高電平選擇電路Fig.5 High level selection circuit of vertical pulse

FTF5066M的三相水平像素驅(qū)動脈沖C、加法時(shí)鐘信號SG和復(fù)位時(shí)鐘信號RG共同實(shí)現(xiàn)光生電荷的水平轉(zhuǎn)移。讀出頻率高達(dá)25 MHz，驅(qū)動器應(yīng)具有更短的上升時(shí)間和下降時(shí)間，以滿足水平驅(qū)動脈沖瞬態(tài)響應(yīng)的要求。74AC04是一款六驅(qū)動先進(jìn)高速CMOS驅(qū)動器，最大輸出電壓為6 V，典型瞬態(tài)傳播延遲時(shí)間tPD為4 ns，滿足CCD對水平驅(qū)動脈沖信號的電壓和時(shí)間特性要求。

結(jié)合FTF5066M的時(shí)序脈沖驅(qū)動信號的特點(diǎn)，圖6以A1、TG為例設(shè)計(jì)了垂直驅(qū)動電路，電荷復(fù)位信號CR的驅(qū)動電路應(yīng)在V+端接入+5 V電壓，這樣才能達(dá)到CR的變化幅值為5 V。其他信號直接接入高電平選擇電路HLSC（圖5）的Vout端，R6和C12用于防止過沖，去耦電容應(yīng)盡量靠近管腳。圖7設(shè)計(jì)了水平驅(qū)動電路，圖中電阻和穩(wěn)壓二極管并聯(lián)后與電容串聯(lián)構(gòu)成了正電壓鉗位電路。注意在滿足穩(wěn)壓二極管鉗位值條件下，需保證鉗位電路的時(shí)間常數(shù)τ大于5Tc，其中τ=RC，Tc表示水平驅(qū)動時(shí)鐘周期。否則驅(qū)動信號將產(chǎn)生嚴(yán)重失真，出現(xiàn)尖銳脈沖。

圖6 垂直驅(qū)動電路Fig.6 Vertical driven circuit

2.4 時(shí)序脈沖產(chǎn)生電路

時(shí)序脈沖產(chǎn)生器件FPGA集成度高、速度快、可配置型好，非常適合CCD驅(qū)動的設(shè)計(jì)。目前關(guān)于FPGA外圍電路的設(shè)計(jì)已有很多資料，可參考文獻(xiàn)[8]。實(shí)驗(yàn)階段，本文采用Altera公司EP1C12型FPGA作為驅(qū)動脈沖產(chǎn)生電路核心器件。速度等級-8時(shí)，鎖相環(huán)最低行列時(shí)鐘輸出頻率275 MHz（晶振頻率15.625 MHz），能充分滿足FTF5066M全幀CCD驅(qū)動電路對時(shí)序頻率的要求[9]。因此，可將FPGA的IO端口與前面所設(shè)計(jì)的驅(qū)動電路的相應(yīng)接口連接，產(chǎn)生12路行列時(shí)序脈沖，其中包括垂直驅(qū)動時(shí)鐘高電平選擇電路的控制時(shí)鐘Vin。

圖7 水平驅(qū)動電路Fig.7 Horizontal driven circuit

3 時(shí)序設(shè)計(jì)與仿真

3.1 FTF5066M驅(qū)動時(shí)序分析

CCD完成積分后，垂直行轉(zhuǎn)移脈沖將幀圖像逐行轉(zhuǎn)移到水平移位輸出寄存器中。FTF5066M的幀轉(zhuǎn)移時(shí)序見文獻(xiàn)2的圖5。

幀轉(zhuǎn)移時(shí)序分為三階段。FTF5066M首先進(jìn)入光積分階段，光積分結(jié)束后進(jìn)入幀轉(zhuǎn)移階段，最后進(jìn)入空閑階段。SSC是系統(tǒng)基準(zhǔn)時(shí)鐘，CR為CCD電荷復(fù)位信號，與VNC耦合共同實(shí)現(xiàn)光生電荷的復(fù)位。外部觸發(fā)信號Trig上升沿后的第一個(gè)SSC脈沖上升沿觸發(fā)CR信號，CCD進(jìn)入積分階段；Trig下降沿觸發(fā)幀轉(zhuǎn)移的開始，下降沿后的SSC第一個(gè)上升沿觸發(fā)VA高電平，用于控制四相A時(shí)鐘高電平的轉(zhuǎn)換?？臻e階段A時(shí)鐘均保持低電平，積分階段A2、A3、A4變?yōu)楦唠娖?，A1的低電平實(shí)現(xiàn)像素的阻隔。幀轉(zhuǎn)移階段，SSC高電平階段進(jìn)行垂直行轉(zhuǎn)移，低電平階段完成水平光生電荷的轉(zhuǎn)移，三相水平驅(qū)動脈沖C驅(qū)動將光生電荷逐個(gè)轉(zhuǎn)移到輸出寄存器中，SSC的上升沿由C2的上升沿觸發(fā)。

3.2 FTF5066M驅(qū)動時(shí)序設(shè)計(jì)

目前基于全幀CCD的相機(jī)大多采用單通道輸出方式，幀頻不超過1 fps，難以滿足高幀頻應(yīng)用要求。特別是大面陣CCD，幀頻就更低。本文結(jié)合FTF5066M光敏區(qū)四通道可輸出的結(jié)構(gòu)特點(diǎn)，設(shè)計(jì)了四通道并行輸出時(shí)序驅(qū)動。為使光生電荷分別向4個(gè)通道移動，需將X、Y、Z、W 4個(gè)象限的水平和垂直驅(qū)動信號按照一定順序組合為統(tǒng)一的驅(qū)動信號。圖8中實(shí)線表示光生電荷流動方向，黑框外的信號表示與FPGA的統(tǒng)一接口。該方法設(shè)計(jì)的驅(qū)動時(shí)序，僅需3363次垂直轉(zhuǎn)移和2529次水平轉(zhuǎn)移，而單端輸出需分別6 703次和5 049次轉(zhuǎn)移。

3.3 實(shí)驗(yàn)結(jié)果及分析

本文采用Quartus II進(jìn)行FTF5066M驅(qū)動時(shí)序設(shè)計(jì)。實(shí)驗(yàn)仿真中，EP1C12采用50M的外部晶振。FTF5066M的復(fù)位門時(shí)鐘RG的高電平保持時(shí)間是所有驅(qū)動信號中最小時(shí)間單位 （倍頻時(shí)鐘C_ss的時(shí)鐘周期），幀轉(zhuǎn)移時(shí)序仿真如圖9所示。圖中C_ss信號是外部晶振Cin通過鎖相環(huán)PLL三倍頻獲得的150M最小基本時(shí)鐘。Trig信號觸發(fā)計(jì)數(shù)器產(chǎn)生系統(tǒng)基準(zhǔn)時(shí)鐘SSC，同時(shí)通過該計(jì)數(shù)器產(chǎn)生垂直四相轉(zhuǎn)移時(shí)鐘。采用分割法將水平驅(qū)動信號6等分，在SSC下降沿的觸發(fā)下，利用狀態(tài)機(jī)產(chǎn)生三相水平轉(zhuǎn)移時(shí)鐘、RG及SG信號的輸出。關(guān)于垂直轉(zhuǎn)移時(shí)鐘和水平轉(zhuǎn)移時(shí)鐘的相位關(guān)系如圖10、圖11所示。

圖8 FTF5066驅(qū)動信號分配圖Fig.8 Drive signal distribution diagram of FTF5066M

圖9 幀轉(zhuǎn)移時(shí)序圖Fig.9 Frame transfer sequence diagram

圖10 垂直轉(zhuǎn)移時(shí)鐘相位圖Fig.10 Vertical transfer phase diagram

圖11 水平轉(zhuǎn)移時(shí)鐘相位圖Fig.11 Horizontal transfer phase diagram

以系統(tǒng)基準(zhǔn)時(shí)鐘SSC為參考標(biāo)準(zhǔn)，圖10所測時(shí)間值的垂直轉(zhuǎn)移時(shí)鐘絕對相位誤差不大于5 ns；以加法門時(shí)鐘SG為參考標(biāo)準(zhǔn)，圖11中水平轉(zhuǎn)移時(shí)鐘的絕對相位誤差不超過0.05 ns，充分滿足FTF5066M的工作時(shí)序要求[2]。在25 MHz的水平時(shí)鐘頻率四通道輸出模式下，水平轉(zhuǎn)移時(shí)間為：th=2 529 ×40 ns=101.16 μs， 而行轉(zhuǎn)移時(shí)間采用了典型值[2]27.5 μs。在30 ms的積分時(shí)間條件下，實(shí)現(xiàn)了2.161 3 fps的快速幀頻，與單通道輸出速率0.7 fps相比[2]，大幅度提高了航空遙感相機(jī)拍攝速度。

實(shí)驗(yàn)中，驅(qū)動電路在30 s時(shí)間內(nèi)獲得了64幀采集圖像，接近2.161 3 fps×30 s=64.8幀的理論計(jì)算值。30 s定時(shí)試驗(yàn)中由于幀結(jié)束信號未收到，最后0.8幀圖像未被寫入幀存儲區(qū)。圖12是FTF5066M利用上述驅(qū)動電路所獲的四路并行輸出合成圖。由于FTF5066M的4個(gè)輸出放大器增益誤差和隨機(jī)噪聲的存在，X、Y、Z、W四象限的邊界出現(xiàn)了細(xì)微灰度差，可在后續(xù)圖像處理中通過濾波和灰度變換[10]得到正確的采集圖像。

圖12 TFT5066M四路并行輸出圖Fig.12 FTF5066M four parallel output diagram

4 結(jié) 論

采用FPGA作為時(shí)序發(fā)生器，利用分離器件設(shè)計(jì)的高分辨率全幀CCD驅(qū)動電路在實(shí)驗(yàn)中能產(chǎn)生正確的驅(qū)動信號和偏置電壓，并得到了成功應(yīng)用。利用FTF5066M的結(jié)構(gòu)優(yōu)勢設(shè)計(jì)的配置靈活的四通道并行輸出高速驅(qū)動，提高了全幀CCD的幀頻，為高速航空遙感相機(jī)的設(shè)計(jì)打下了良好的基礎(chǔ)。但在是四通道并行輸出方式應(yīng)用中，圖像象限邊界出現(xiàn)了細(xì)微的灰度差，這對后期PCB電路的結(jié)構(gòu)優(yōu)化設(shè)計(jì)和圖像處理提出了新的挑戰(zhàn)。

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