論預(yù)防Regulator IC的共振問(wèn)題

【摘要】推導(dǎo)了一個(gè)提前預(yù)防Regulator IC共振問(wèn)題的條件，滿足該條件就不會(huì)出現(xiàn)共振。在數(shù)字電子電路中，經(jīng)常使用Regulator IC來(lái)轉(zhuǎn)換電壓，但因輸出噪聲疊加易發(fā)生共振，使得輸出電壓不穩(wěn)定，引起IC誤動(dòng)作等一系列問(wèn)題。故檢討Regulator IC的輸入輸出電壓的相位、增益與頻率，提前預(yù)防可能出現(xiàn)的共振，以改善電路，降低成本。

【關(guān)鍵詞】共振；Regulator IC；AC Ripple；Phase margin；Gain margin；UGF

1.引言

Regulator，即電壓調(diào)節(jié)器，一般作為降壓元件，分為L(zhǎng)inear Regulator和Switching Regulator兩種。Regulator IC即調(diào)節(jié)器集成電路也叫穩(wěn)壓集成電路。如果在Regulator IC外圍電路引入了AC Ripple干擾的話，容易因干擾紋波疊加在輸出端，造成共振。在這里，我們專門探討提前預(yù)防Regulator IC的共振問(wèn)題。

2.什么是共振

圖2-1 Stable System

圖2-2 Unstable System

共振的定義：當(dāng)策動(dòng)力的頻率跟物體的固有頻率相等的時(shí)候，受迫振動(dòng)的振幅最大，這種現(xiàn)象叫做共振。當(dāng)外加電源的頻率恰好等于電路的固有頻率時(shí)，電路發(fā)生共振，也稱為諧振。

如圖2-1所示，Loop電路發(fā)生AC Ripple干擾的話，Negative Feedback輸出相反的干擾信號(hào)，與輸入干擾信號(hào)抵消，使電路輸出穩(wěn)定。此Loop的相位與Negative Feedback相位剛好相反（即Phase-180°shift）。

如圖2-2所示，AC Ripple的頻率因?yàn)橄辔谎舆t，Delay-180°，使輸入與輸出同相位的干擾信號(hào)，（即Phase Shift 360°）電路輸出就不穩(wěn)定了，Ripple得到更大的振幅，即共振。

3.共振的原因

輸入的AC Ripple周期的變動(dòng)頻率不同，發(fā)生共振的可能性也不同。當(dāng)AC Ripple干擾信號(hào)輸入、輸出同相位時(shí)，干擾信號(hào)疊加，振幅最大，發(fā)生共振。所以共振的原因就是Regulator IC的Phase Margin不足。

4.共振的危害

電路共振的危害有很多，例如，輸出電壓持續(xù)共振易因電壓波動(dòng)較大導(dǎo)致IC誤動(dòng)作；Transistor/Coil/PCB Pattern因共振電流出現(xiàn)噪音，影響性能；還有因共振導(dǎo)致輸出電壓穩(wěn)定的時(shí)間延長(zhǎng)等等。

5.如何預(yù)防共振

我們以最常見(jiàn)的一個(gè)電源穩(wěn)壓控制電路為例，檢討不同的干擾頻率下，Phase Margin與Gain Margin不同時(shí)，是否出現(xiàn)共振。

圖5-1 不同頻率干擾與相位比較

圖5-2 UGF與不穩(wěn)定區(qū)域

圖5-3 Gain Margin與Phase Margin

從圖5-1可以看出為了預(yù)測(cè)共振，我們輸入很多不同頻率的AC Ripple信號(hào)，通過(guò)觀察輸出結(jié)果，看是否出現(xiàn)電路共振。頻率與增益或相位的表現(xiàn)方法Bode Plot：X軸心Log scale的頻率減小，Y軸心①輸入/輸出大小比例出現(xiàn)Log scale的Gain和②出現(xiàn)位相差Phase。用2個(gè)推導(dǎo)表達(dá)：Loop Gain=20*log（Vac_out/Vac_in）；Loop Phase=∠Vac_in-∠Vac_out。

如圖5-2，Gain大小為0bB的頻率叫UGF（Unity Gain Frequency）。UGF具有重要意義：Loop system到UGF為止的頻率反映輸出增幅，所以UGF又叫做頻帶寬度，Bandwidth。此Bandwidth越寬，系統(tǒng)越穩(wěn)定。一般設(shè)計(jì)Bandwidth是Switching頻率的1/5以下。

Phase Plot根據(jù)頻率不同輸入輸出出現(xiàn)相位差，像前面說(shuō)明的Phase與0°很近的話Unstable，有可能共振。Phase離0°越遠(yuǎn)就越Stable。但Phase0°附近UGF以上的頻率Loop system衰減反應(yīng)。所以充分衰減一般-20db以下可以叫Stable。

Phase0°附近Gain 0dB附近以上的時(shí)候Loop System是Unstable的，發(fā)生共振。即Phase0°附近的時(shí)候Gain 0dB以上的話2個(gè)條件不能同時(shí)滿足的話，電路不會(huì)發(fā)生共振，是stable。

如圖5-3，Phase0°附近Gain為負(fù)數(shù)的話表明充分衰減，輸出stable。接近Phase0°的時(shí)候Gain的大小叫Gain Margin，GainMargin越大越Stable?？刂评碚撟钚?0bB以上確保。

如圖5-3，Gain在0dB以上時(shí)Phase離0°很遠(yuǎn)的話，輸出stable。接近Gain 0dB時(shí)Phase的大小叫Gain Margin，Phase Margin越大越Stable?？刂评碚撟钚?5°以上確保。

Gain Phase Margin滿足Unstable時(shí)不一定發(fā)生共振。但是Unstable的話外部變化穩(wěn)定化的時(shí)間會(huì)比較長(zhǎng)，Inductor/Trans類有噪音的話，輸出電壓波形變形，共振出現(xiàn)。

實(shí)際在三星組合音響MX-F630等產(chǎn)品上檢討過(guò)，滿足以上條件的Regulator IC不會(huì)出現(xiàn)共振問(wèn)題。

6.結(jié)論

故針對(duì)Regulator IC輸出電壓的共振問(wèn)題，只要保證以下條件即能提前預(yù)防：

（1）Phase margin：45°以上。

（2）Gain margin：10dB以上。

（3）Unity Gain Frequency交換頻率的1/5以下。

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作者簡(jiǎn)介：馮慶秋（1983—），女，現(xiàn)供職于惠州三星電子有限公司數(shù)碼研究所，主要從事壓力測(cè)試及EMC測(cè)試工作。