多速率調制解調器設計與實現(xiàn)

余金磊，馮曉東

(1.中國電子科技集團公司第五十四研究所，河北石家莊 050081;2.總參信息化部駐石家莊地區(qū)軍事代表室，河北石家莊)

0 引言

現(xiàn)代通信系統(tǒng)中對多速率傳輸的需求日益凸顯，多速率傳輸在3G通信網、無線局域網等通信系統(tǒng)中得到了應用和推廣。

在以往的多速率傳輸系統(tǒng)中，為保證系統(tǒng)性能，通常的做法是在射頻通道設置一組濾波器，依據不同的傳輸速率進行切換，系統(tǒng)的復雜度增加，成本升高;如果不設置濾波器組，則系統(tǒng)的性能無法得到保證。

現(xiàn)代大規(guī)模集成電路特別是現(xiàn)場可編程門陣列(FPGA)的出現(xiàn)使通過軟件無線電的方法實現(xiàn)多速率傳輸成為可能［1］。在FPGA內部通過算法實現(xiàn)不同信息速率的同頻帶傳輸能夠大幅簡化射頻通道的設計，而付出的代價僅僅是算法復雜度的提高，相關算法的實現(xiàn)可以調制解調器中進行。

1 調制解調器設計

某微波通信系統(tǒng)中包含有:320 kb/s、640 kb/s、1280 kb/s、2560 kb/s、10240 kb/s 和 40960 kb/s 6種信息速率。使用直接序列擴頻技術(DSSS)選擇不同長度的擴頻碼將 320 kb/s、640 kb/s、1280 kb/s、2560 kb/s的傳輸速率既碼片速率擴展至20480 kb/s，使用卷積編碼將10240 kb/s變換至20480 kb/s，調制方式使用BPSK;40960 kb/s使用QPSK調制，實現(xiàn)了不同信息速率在相同的帶寬上傳輸。直接序列擴頻技術可以提高通信系統(tǒng)的抗干擾和抗多徑傳輸效應的能力［2］，而采用卷積編碼可以很容易地降低指定差錯性能時所需要的信噪比［3］。

多速率兼容調制解調器采用一體化和小型化設計，將調制、解調和中放AGC等功能模塊集成在一起。使用大規(guī)模集成電路、大容量FPGA，全數字地實現(xiàn)信息的擴頻/編碼、基帶成型、IQ調制、相干解調、解擴/解碼等功能，擴頻、解擴或者編碼、解碼都在調制解調器中使用FPGA實現(xiàn)，具有集成度高、可靠性高、穩(wěn)定性好以及設置靈活等優(yōu)點。

多速率兼容調制解調器信息處理流程圖如圖1所示。

圖1 調制解調器信息處理流程圖

不同速率的信息碼流通過直接序列擴頻或卷積編碼完成速率兼容，經過基帶成型后送給IQ調制器轉化為中頻信號送給發(fā)信機。

來自收信機的中頻信號經過中放AGC轉化為恒幅信號，中頻信號在復數混頻器中去掉相位誤差轉換為零中頻信號，在解擴器中去掉擴頻調制后提取定時信息和載波誤差，最后進行判決和差分譯碼后送出數據和時鐘，恢復出使用直接序列擴頻進行速率兼容的信息碼流。去掉相位誤差的零中頻信號經過內插后送給均衡器完成時域均衡，分別進行差分譯碼和卷積/差分譯碼恢復出另外2種速率的信息。

2 實現(xiàn)

2.1 調制器

由圖1可知，調制器中直接序列擴頻和卷積編碼是實現(xiàn)速率兼容的關鍵。

2.1.1 PN序列的相關性

信息速率320 kb/s、640 kb/s、1280 kb/s、2560 kb/s分別使用64位、32位、16位、8位的 PN序列實現(xiàn)擴頻，由于PN序列較短，擴頻碼的自相關特性不是很理想，以16位PN序列{1100110101000011}為例，其自相關性如圖2所示。

圖2 16位PN序列的自相關性

觀察圖2可知，當接收碼流相位與本地PN序列相位完全對齊時，相關峰值是理想的;但在相位未對齊的時刻，或碼元相位跳變時刻也會出現(xiàn)一些小的相關峰值，這些峰值最大時達到了相位對齊時峰值的一半，這些峰值的出現(xiàn)會影響解擴時定時同步的提取，因此解調器如何提取定時信息就成為一個必須要考慮的問題。

2.1.2 卷積編碼

卷積碼可以簡單的用3個整數(n，k，K)來描述，其中k/n表示卷積碼的編碼效率，K稱為約束長度，表示在編碼移位寄存器中k元組的級數，也即與編碼器輸出有關的輸入數據的個數。考慮速率兼容，編碼增益和譯碼的復雜度等因素，在設計中使用一種短約束長度的卷積編碼，其編碼矢量為{ 1001111}和{ 1101101}，這是一種得到廣泛應用的短約束長度的最佳卷積編碼［1］，其編碼器如圖3所示。

圖3 卷積碼編碼器

由圖3可知，(2，1，7)卷積編碼實現(xiàn)簡單，1/2的編碼效率能夠很好地實現(xiàn)速率兼容的目標。此外，卷積編碼還能夠帶來一定的編碼增益。表1列出了經高斯信道傳輸、采用軟判決譯碼的(2，1，7)卷積編碼，與未編碼的相干BPSK相比的差錯性能改善。

表1 (2，1，7)卷積編碼的差錯性能改善

2.2 解調器

解調器中的關鍵是如何實現(xiàn)擴頻解擴和卷積譯碼。

2.2.1 擴頻解擴

直接序列擴頻信號的捕捉同步方式有很多種，最常用的是序列相關積分處理法和匹配濾波器法［4－6］。兩者各有優(yōu)缺點，滑動相關器法硬件電路簡單，碼長可以較長，但同步速度慢，同步時間與偽碼長度有關，碼序列越長同步時間越長;匹配濾波器同步速度快，同步時間僅為一個偽碼周期，但在偽碼長度較長時需要消耗較多硬件資源，設計的主要代碼實現(xiàn)在大容量FPGA中進行，資源充足，實現(xiàn)較為簡便。因此采用數字匹配濾波器(DMF)來實現(xiàn)擴頻信號的解擴。

2.2.2 定時提取

定時同步采用PN碼和數據符號同步的方式，即一個數據符號的轉換點對應著一PN碼周期的轉換點，DMF完成一次PN碼解擴，同時意味著獲取了數據符號的位同步信息，再附加一定的數據位時鐘恢復和保護電路，就可以獲取精確的數據位同步，如圖4所示。

圖4 定時同步提取原理框圖

數字匹配濾波器輸出的相關峰信號經過取絕對值去掉相位信息后送給去直流梳齒濾波器，經過梳齒濾波器進行提純后在一個數據符號內尋找最大值，在門限判決模塊內將找到的峰值和內部存儲器存放的門限進行比較，若峰值大于給定的門限值，則輸出一個以峰值為中心4個采樣點寬度的窗口信號，DMF輸出的相關峰信號在此窗口內尋找最大值，輸出即為位同步信號。

時間窗的作用除了時鐘恢復和保護外，還可以屏蔽掉出現(xiàn)在時間窗以外的虛警信號［7］。時間窗的寬度選擇，即時間窗內包含的樣值數目，對時鐘的性能影響很大。時間窗越寬，跟蹤范圍越大，但是發(fā)生虛警可能性越大。

2.2.3 卷積譯碼

卷積碼常用的譯碼方法有維特比譯碼和序貫譯碼。維特比譯碼的算法復雜度與信道特性無關，卻隨約束長度呈指數級增長;序貫譯碼受約束長度影響較小，但在信噪比較低時有可能導致譯碼器的溢出［8］。比較2 種方法的優(yōu)缺點，結合(2，1，7)卷積編碼約束長度較短的實際，本設計中采用維特比譯碼。

由圖1可知均衡器的輸出既是譯碼器的輸入，均衡器的輸出有2種構造方式:一種構造方式是硬判決，即直接輸出“0”或者“1”;另一種構造方式是軟判決，即量化后的有噪聲信號。對于高斯信道來講，3 bit量化的軟判決維特比譯碼相較硬判決維特比譯碼能帶來2 dB的性能提升，付出的代價僅僅是增加少許的計算量［9］。Altera公司的FPGA內嵌有維特比譯碼IP核，因此在算法實現(xiàn)時需要保證的就是譯碼器輸入的時序和邏輯關系。

3 測試驗證

數字微波通信設備接收門限電平為:

式中，－174是宇宙背影輻射噪聲功率譜密度，絕對溫度T0=300 K時的環(huán)境噪聲;R為信息速率，單位為“bps”;NF為接收機的噪聲系數，取值為3;Eb/N0是誤碼率為1×10－6時，理想歸一化信噪比，取值為10.6。

在高斯白噪聲信道下，對微波系統(tǒng)接收門限進行了測試，與由式(1)得到各信息速率接收門限電平的理論值對比，結果如表2所示。

表2 接收門限測試

由表2可知，當系統(tǒng)信息速率為10240 kb/s時，卷積編碼帶來的編碼增益使實測接收門限優(yōu)于理論接收門限2.6 dB，其他速率實測接收門限與理論接收門限相比，性能損失也在3.4 dB以內?？紤]到差分譯碼引起的誤碼擴散、解調損失、信道的非線性失真、環(huán)境溫度變化以及調制矢量偏差等因素引起的接收門限惡化，測試結果表明使用本調制解調器的微波通信系統(tǒng)在降低了硬件成本的同時能夠滿足系統(tǒng)的整體性能。

5 結束語

現(xiàn)代通信系統(tǒng)中，多速率傳輸應用日益普及，其實現(xiàn)方案也多種多樣。針對工程實際提出了一種多速率調制解調器實現(xiàn)方法，設計的實現(xiàn)基于直接序列擴頻和卷積編碼，分析了發(fā)端PN序列和卷積碼的特性，并給出了收端如何恢復出信息碼流的方法。直接序列擴頻的應用場景還有很多，如碼分多址等，卷積編碼的性能隨著約束長度的變化以及譯碼算法的不同也有提升的空間。多速率調制解調器已應用于工程實際，工作穩(wěn)定可靠。本設計在實現(xiàn)多速率通信的同時，顯著降低了系統(tǒng)的設備復雜度，保證了性能的實現(xiàn)，具有相當大的實用價值。

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