基于FPGA和SD卡的任意波形發(fā)生器設(shè)計(jì)

王 潔，陸正剛，龔 健

(同濟(jì)大學(xué)鐵道與城市軌道交通研究院，上海 201804)

1 引言

基于頻率合成的波形發(fā)生器廣泛運(yùn)用于通信和電子儀器中。受使用環(huán)境的限制，要求波形發(fā)生器設(shè)備具有便攜性和通用性。目前任意波形發(fā)生器的研制主要基于DDS技術(shù)，與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時(shí)間等優(yōu)點(diǎn)，廣泛使用在通信、測(cè)量與電子儀器領(lǐng)域，是設(shè)備全數(shù)字化的一個(gè)關(guān)鍵技術(shù)［1］。

根據(jù)DDS直接數(shù)字波形方法設(shè)計(jì)了基于FPGA和SD卡的便攜式任意波形發(fā)生器，兼具使用方便(波形文件可以直接由通用讀卡器寫入SD卡中)和工作可靠的特點(diǎn)。

2 系統(tǒng)結(jié)構(gòu)與硬件設(shè)計(jì)

波形發(fā)生器提供一個(gè)通道，可產(chǎn)生多種不同頻率、不同形式的信號(hào)。系統(tǒng)結(jié)構(gòu)如圖1所示，主控制器采用ALTER公司的CYCLONE3系列FPGA EP3C25Q來(lái)完成DDS直接數(shù)字波形生成以及SRAM和SD卡的控制。數(shù)據(jù)存儲(chǔ)采用SD卡，可存放2G波形文件。數(shù)據(jù)緩存則采用 ISSI公司的SRAM IS61NLP102418A，可以緩存18×1024Kbit的數(shù)據(jù)，實(shí)現(xiàn)低速SD卡數(shù)據(jù)讀取和高速波形產(chǎn)生之間的緩存，最后由MAXIM公司的MX7451A完成數(shù)字波形到模擬波形的轉(zhuǎn)換，由集成式開(kāi)關(guān)電容濾波器完成濾波。系統(tǒng)結(jié)構(gòu)如圖1所示。

圖1 任意波形發(fā)生器系統(tǒng)結(jié)構(gòu)

3 DDS組成及工作原理

任意波形發(fā)生器一般采用DDS(Direct Digital Synthesis，直接數(shù)字合成)技術(shù)作為波形合成的核心技術(shù)。其信號(hào)源容易實(shí)現(xiàn)，精度高，能把信號(hào)源的頻率穩(wěn)定度、準(zhǔn)確度提高到和基準(zhǔn)頻率同樣的水平，且可以在很寬的頻率范圍內(nèi)進(jìn)行精細(xì)的頻率調(diào)節(jié)［4］。

考慮FPGA片內(nèi)資源的有限性，使用了如圖2所示的DDS結(jié)構(gòu)。

圖2 DDS構(gòu)架圖

圖中頻率控制字K和相位累加器用來(lái)控制輸出頻率，輸出頻率為

其中N為相位累加器的位數(shù)，K為頻率控制字，Tref為基準(zhǔn)時(shí)鐘頻率。

4 SD卡數(shù)據(jù)存儲(chǔ)

SD卡作為多功能存儲(chǔ)卡，具有較快的傳輸速度和較大的存儲(chǔ)容量，適合存儲(chǔ)大量波形文件，以供調(diào)用。SD卡有兩種總線模式，SD卡總線模式和SPI總線模式。SD卡總線模式采用4根總線傳輸數(shù)據(jù)，傳輸能力強(qiáng)但協(xié)議復(fù)雜。SPI總線模式采用單根數(shù)據(jù)線傳輸數(shù)據(jù)，其傳輸能力基本滿足設(shè)計(jì)要求，并且具有協(xié)議簡(jiǎn)單的優(yōu)勢(shì)。設(shè)計(jì)采用SPI模式讀取SD卡中波形文件數(shù)據(jù)。

在SPI模式下，F(xiàn)PGA與SD卡的連接主要有四根線(包括一根時(shí)鐘線，兩根數(shù)據(jù)傳輸線和一根片選線)，其硬件連接如圖3所示。

讀取SD卡中波形數(shù)據(jù)前需確定波形數(shù)據(jù)存放的首地址，可由上位機(jī)程序先行確定其存放格式，例如FAT16、FAT32等。讀取SD卡中數(shù)據(jù)的基本流程如下:

初始化步驟

(1)延時(shí)至少74clocks;

(2)發(fā)送 CMD0，需要返回 0x01，進(jìn)入 Idle狀態(tài);

(3)循環(huán)發(fā)送 CMD55+ACMD41，直到返回0x00，進(jìn)入Ready狀態(tài);

(4)發(fā)送CDM16，設(shè)置數(shù)據(jù)長(zhǎng)度為512Bytes。

圖3 FPGA與SD卡連接圖

讀步驟

(1)發(fā)送CMD17(單塊)或CMD18(多塊)讀命令，返回0x00;

(2)接收數(shù)據(jù)開(kāi)始令牌0xfe+正式數(shù)據(jù)512Bytes+CRC校驗(yàn)2Bytes。如圖4所示。

圖4 讀取SD卡中數(shù)據(jù)

SPI模式下一組命令占6字節(jié)，命令格式如表1所示。

表1 SPI模式下命令格式

5 SRAM數(shù)據(jù)緩存

由于SD卡的數(shù)據(jù)傳輸速度與DAC的高工作頻率之間不協(xié)調(diào)，需添加一塊SRAM作為緩存。單個(gè)波形數(shù)據(jù)文件先從SD卡中讀出并寫入SRAM中，由DDS模塊中的相位控制字決定讀取SRAM時(shí)的首地址，再由頻率控制字K和相位累加器取得讀取地址，從SRAM中讀取波形文件，送入DAC中。

ZBT SRAM分為兩種，pipelined ZBT SRAM和flow－through ZBT SRAM。設(shè)計(jì)選用 ISIS公司IS61NLP102418芯片，Pipeline型，存儲(chǔ)容量為1Mb×18bit，最大工作頻率為250MHz，pipelined ZBT SRAM讀命令發(fā)出兩個(gè)時(shí)鐘周期之后，可得到讀取的數(shù)據(jù)，寫命令發(fā)出兩個(gè)時(shí)鐘周期之后，可以寫數(shù)據(jù)。

表2為ZBT SRAM的讀寫真值表［5］。接口信號(hào)主要由時(shí)鐘信號(hào)、控制總線、地址總線和數(shù)據(jù)總線等組成，所有控制信號(hào)、地址信號(hào)和數(shù)據(jù)信號(hào)都在時(shí)鐘信號(hào)(CLK)的上升沿被采樣。若符合真值表，當(dāng)為低時(shí)對(duì)地址線上指定的地址單元進(jìn)行寫操作，為高時(shí)則對(duì)地址線上指定的地址單元進(jìn)行讀操作［6］。

表2 ZBT SRAM讀寫真值表

6 數(shù)模轉(zhuǎn)換

由于從DDS模塊中讀出的是波形的量化值，數(shù)字量，故需要DA進(jìn)行數(shù)模轉(zhuǎn)換。選擇數(shù)、模轉(zhuǎn)換器DAC時(shí)需綜合考慮其轉(zhuǎn)換速度、分辨率、SNR、接口和輸出形式等。經(jīng)分析選擇MAXIM公司的MX7541A作為DAC。它是一款高速DA芯片，12位，電平建立時(shí)間0.6μs，并行接口，雙極性模式下原理圖如圖5所示［7］。

圖5 MX7541A原理圖

如圖5所示，可通過(guò)R1調(diào)整Vref，C1做反饋電壓的相位延時(shí)調(diào)整，R2做反饋電壓調(diào)整電阻。由AD7541a輸出的是微弱電流信號(hào)，因此需要放大信號(hào)。在此選用AD8041高速運(yùn)算放大器，采用±5V供電，從圖6中可以看出它在0－30MHz具有小于0.1db的增益平坦度。當(dāng)數(shù)字信號(hào)不斷送入時(shí)，輸入輸出電壓關(guān)系如表3所示。

表3 輸入輸出真值表

圖6 頻率增益圖

7 濾波電路與放大電路

低通濾波器的設(shè)計(jì)是整個(gè)系統(tǒng)的關(guān)鍵點(diǎn)與難點(diǎn)。離散數(shù)字信號(hào)經(jīng)過(guò)DAC轉(zhuǎn)換為模擬信號(hào)時(shí)帶來(lái)了頻譜分量復(fù)雜，雜波多等缺點(diǎn)，需要針對(duì)不同信號(hào)設(shè)計(jì)低通濾波器來(lái)保持有效分量并抑制雜波。理想的低通濾波器的幅頻特性和群延遲特性如圖7所示［8］。

圖7 理想低通濾波器幅頻特性和群延遲特性

實(shí)際上這種理想的濾波器是不存在的，只有去無(wú)限接近其特性曲線。同時(shí)若針對(duì)某一波形設(shè)計(jì)適合的模擬濾波器，則將不能隨輸出波形的改變而改變其截止頻率，況且模擬濾波器具有一定的設(shè)計(jì)難度和較大的公差，制造困難。故選擇了MAXIM公司的集成濾波器作為解決方案。

Maxim公司的 MAX293，是一款集成式8階、Elliptic、低通開(kāi)關(guān)電容式濾波器，－5V～+5V供電，十分適合應(yīng)用于反鋸齒波的設(shè)計(jì)中。其拐角頻率范圍 0.1Hz～25KHz。濾波比為1.5提供 －80DB的緩減帶。它的控制簡(jiǎn)單，只需設(shè)定時(shí)鐘頻率去控制拐角頻率，時(shí)鐘與拐角頻率的比值為100:1［9］。圖8是它的引腳連接示意圖。

圖8 MAX293引腳連接示意圖

只需要控制引腳1(CLOCK)就可以改變其拐角頻率。根據(jù)DDS原理得知，波形頻率公式如下:

0.6 μs為DAC器件的電平建立時(shí)間，故Tref=1.667MHz。通過(guò)公式可知波形頻率可通過(guò)K來(lái)改變，若K為1則，fout=6.36Hz(頻率分辨率)。

針對(duì)不同輸出信號(hào)頻率，需要給予時(shí)鐘信號(hào)控制濾波器的拐角頻率。綜合考慮到開(kāi)關(guān)時(shí)鐘的相位抖動(dòng)而產(chǎn)生的不同程度失真，故采用CYCLONE III中的PLL時(shí)鐘合成器來(lái)產(chǎn)生精確的時(shí)鐘信號(hào)。Quatus II提供相應(yīng)的IP核來(lái)配置PLL。值得一提的是，Cyclone III PLL的重新配置功能，能夠在器件工作時(shí)動(dòng)態(tài)改變PLL狀態(tài)?？梢栽谄瑑?nèi)存儲(chǔ)器中存儲(chǔ)多個(gè)PLL狀態(tài)配置，根據(jù)系統(tǒng)建立的觸發(fā)條件而動(dòng)態(tài)進(jìn)行加載。圖9所示為這種系統(tǒng)的一個(gè)例子，根據(jù)一組固定輸入或者用戶建立的觸發(fā)條件而采用了3種不同的頻率模式。一個(gè)Cyclone III PLL便能夠支持所有3種模式，每一模式對(duì)應(yīng)一種PLL狀態(tài)配置，可以實(shí)時(shí)進(jìn)行動(dòng)態(tài)加載。ALTERA提供了相關(guān)IP支持重新配置，為頻率控制字K來(lái)決定PLL的配置方案提供了可能。

圖9 PLL參數(shù)動(dòng)態(tài)加載系統(tǒng)實(shí)例

圖10為 PGA206增益與頻率響應(yīng)對(duì)照?qǐng)D［10］。該可編程增益放大器在100KHz以下具有良好的線性特征。

幅度增益部分則采用TI公司的PGA206來(lái)實(shí)現(xiàn)，其提供可編程增益，1、2、4、8t V/V。

圖10 PGA206增益與頻率響應(yīng)對(duì)照?qǐng)D

8 結(jié) 束 語(yǔ)

針對(duì)任意波形發(fā)生器的便攜性和通用性提出了使用SD卡來(lái)完成數(shù)據(jù)存儲(chǔ)功能。又通過(guò)分析DDS理論提出了使用頻率控制字來(lái)確定濾波器的拐角頻率，可以根據(jù)用戶需求設(shè)置低通濾波器的截止頻率，從而節(jié)省了設(shè)計(jì)多個(gè)濾波電路的成本，減少了電路復(fù)雜性。

［1］張嚴(yán)，洪遠(yuǎn)泉.基于FPGA的任意波形發(fā)生器設(shè)計(jì)與研究［J］.現(xiàn)代電子技術(shù)，2011，34(10):157 －159.

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［3］張洪濤，莫文承，李兵兵.基于SPI協(xié)議的SD卡讀寫機(jī)制與實(shí)現(xiàn)方法［J］.電子元器件應(yīng)用，2008，10(3):42－43.

［4］林英撐，童曉華，劉向宇.FPGA嵌入式系統(tǒng)設(shè)計(jì)與開(kāi)發(fā)指南［M］.北京:中國(guó)電力出版社，2012.

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