基于FPGA的視頻圖像采集與顯示系統(tǒng)設(shè)計(jì)

楊 欽，周云飛，胡永兵

（華中科技大學(xué) 機(jī)械科學(xué)與工程學(xué)院，湖北 武漢430074）

0 引 言

現(xiàn)場(chǎng)可編程邏輯門陣列FPGA具有容量大，編程靈活，并行處理能力強(qiáng)的特點(diǎn)。在視頻信號(hào)的實(shí)時(shí)處理場(chǎng)合，由于圖像數(shù)據(jù)的吞吐量大，處理運(yùn)算量大，同時(shí)實(shí)時(shí)性要求高，因此FPGA強(qiáng)大的并行處理能力在數(shù)字視頻的實(shí)時(shí)處理方面得到廣泛應(yīng)用［1－6］。

本文設(shè)計(jì)了一種采用Altera公司的FPGA芯片EP2C35F672C6N作為主控芯片、ADI生產(chǎn)的ADV7403作為解碼芯片、SDRAM作為圖像數(shù)據(jù)緩沖區(qū)、ADV7123作為編碼芯片的實(shí)時(shí)視頻采集與顯示系統(tǒng)。其中，F(xiàn)PGA用于配置視頻解碼芯片，解析視頻數(shù)據(jù)，預(yù)處理視頻數(shù)據(jù)，控制SDRAM的工作時(shí)序、色度空間轉(zhuǎn)換以及VGA顯示；ADV7403用于對(duì)模擬攝像頭數(shù)據(jù)進(jìn)行A／D轉(zhuǎn)換；SDRAM用于視頻數(shù)據(jù)的實(shí)時(shí)存儲(chǔ)；ADV7123用于將RGB分量轉(zhuǎn)換成00.714V的模擬信號(hào)。

1 視頻采集方案整體框架

圖1為本系統(tǒng)的整體結(jié)構(gòu)框圖，主要分為以下幾個(gè)部分：

（1）視頻采集部分：將攝像頭采集到的模擬視頻數(shù)據(jù)CVBS轉(zhuǎn)換成數(shù)字視頻格式Y(jié)UV4∶2∶2，包括I2C總線配置，ITU656解碼。

（2）視頻處理部分：為適應(yīng)VGA的不同顯示，對(duì)視頻數(shù)據(jù)做相應(yīng)預(yù)處理，包括彩色VGA數(shù)據(jù)處理，灰度VGA數(shù)據(jù)處理，Sobel邊沿檢測(cè)數(shù)據(jù)處理，Prewitt邊沿檢測(cè)數(shù)據(jù)處理。

（3）視頻存儲(chǔ)部分：將視頻數(shù)據(jù)儲(chǔ)存在容量為4M×16×4Banks的SDRAM中，主要包括SDRAM控制器設(shè)計(jì)。

（4）VGA顯示部分：將實(shí)時(shí)的視頻數(shù)據(jù)在顯示器上顯示出來(lái)。包括色度空間轉(zhuǎn)換，VGA時(shí)序產(chǎn)生，ADV7123視頻數(shù)據(jù)編碼。

圖1 采集與顯示系統(tǒng)總體結(jié)構(gòu)

2 視頻解碼芯片的工作配置

本文選取的視頻解碼芯片ADV7403是一款高質(zhì)量、單芯片、多格式視頻解碼器和圖形數(shù)字化儀。這款多格式解碼器支持將復(fù)合視頻CVBS或S視頻形式的PAL、NTSC和SECAM標(biāo)準(zhǔn)信號(hào)轉(zhuǎn)換為數(shù)字ITU－R BT.656格式。它還支持將RGB／YPrPb分量視頻信號(hào)解碼為數(shù)字YCrCb或RGB像素輸出流。支持的分量視頻包括525i、625i、525p、1080i、1250i等標(biāo)準(zhǔn)，以及許多其它高清和SMPTE標(biāo)準(zhǔn)。該芯片的數(shù)字輸出位數(shù)可配置為12位或10位或8位，視頻輸出格式為ITU－R BT.656YCrCb4：2：2格式，同時(shí)該芯片還提供一些輔助信號(hào)，包括水平同步信號(hào)TD＿HS，垂直同步信號(hào)TD＿VS，場(chǎng)同步信號(hào)TD＿FIELD和像素時(shí)鐘LLC等信號(hào)。

為適應(yīng)特定模式的需要，需要對(duì)ADV7403進(jìn)行寄存器配置，配置采用I2C總線的方式。I2C由兩根信號(hào)線組成，雙向串行數(shù)據(jù)線和單向時(shí)鐘線。I2C總線傳輸?shù)膮f(xié)議如圖2所示。

圖2 I2 C總線配置時(shí)序

其中，第一個(gè)17表示設(shè)備地址，第二個(gè)17表示該設(shè)備的寄存器地址，第三個(gè)17和數(shù)據(jù)位8表示此次傳輸?shù)臄?shù)據(jù)。本系統(tǒng)采用的解碼芯片ADV7403擁有兩個(gè)獨(dú)立的I2C控制線接口，Control Port與 VBI Port。Control Port用于設(shè)置內(nèi)部寄存器，VBI Port用于俘獲內(nèi)部數(shù)據(jù)。每個(gè)接口都有兩個(gè)地址，一個(gè)讀地址，一個(gè)寫地址。根據(jù)解碼芯片的ALSB引腳電平高低和I2C的讀寫控制位，一共4種組合 （見(jiàn)表1），可對(duì)內(nèi)部寄存器實(shí)現(xiàn)不同操作。

表1 ADV7403的I2C讀寫地址

由于本文只需要對(duì)視頻解碼芯片進(jìn)行配置操作，即寫操作，因此設(shè)備地址選用0x42。同時(shí)I2C控制器只需要實(shí)現(xiàn)寫部分即可。實(shí)現(xiàn)一個(gè)寄存器配置需要一次傳輸24位數(shù)據(jù)LUT＿DATA ［23∶0］，其中LUT＿DATA ［23∶16］為尋址的設(shè)備地址，LUT＿DATA ［15∶8］為該設(shè)備的寄存器地址，LUT＿DATA ［7∶0］為該寄存器的配置數(shù)據(jù)。由于I2C總線每傳輸8位數(shù)據(jù)后，需要從設(shè)備發(fā)回一個(gè)應(yīng)答數(shù)據(jù)，因此配置一個(gè)寄存器至少需要27個(gè)時(shí)鐘周期。本文采用的方式為，控制器采用33個(gè)時(shí)鐘周期完成一次數(shù)據(jù)傳輸，前3個(gè)周期用于初始化控制器并啟動(dòng)傳輸，接著

27個(gè)周期傳輸有效數(shù)據(jù) （24位數(shù)據(jù)和3個(gè)應(yīng)答位），最后3個(gè)周期停止傳輸［1］。周期計(jì)數(shù)用6位計(jì)數(shù)器I2C＿CNT實(shí)現(xiàn)。

配置數(shù)據(jù)存儲(chǔ)在一個(gè)查找表中，每次配置完畢之后從中再選出新的數(shù)據(jù)進(jìn)行傳輸。如此循環(huán)，直到35個(gè)寄存器數(shù)據(jù)配置完畢。本系統(tǒng)串行時(shí)鐘頻率選為20KHz，由系統(tǒng)主時(shí)鐘50MHz分頻而來(lái)。

3 ITU－R BT.656解碼

視頻解碼芯片依照選定的工作模式將攝像頭采集到的模擬視頻數(shù)據(jù)進(jìn)行相應(yīng)解碼轉(zhuǎn)換，最后輸出8位的YUV4∶2∶2數(shù)據(jù)流。本系統(tǒng)選用的CCD攝像頭輸出的是PAL制式的CVBS信號(hào)，PAL制式全名為逐行倒相正交平衡制，該制式圖像一幀有625行，每秒掃描25幀，每行數(shù)據(jù)由1728個(gè)數(shù)據(jù)塊組成，每個(gè)數(shù)據(jù)塊可以是8位，也可以是10位，前者一般用于演播室內(nèi)，后者用于傳輸。其中，PAL制式23310行是奇數(shù)場(chǎng)視頻數(shù)據(jù)，336623是偶數(shù)場(chǎng)視頻數(shù)據(jù)，其余為輔助數(shù)據(jù)和基準(zhǔn)數(shù)據(jù)。

ITU－R BT.601建議規(guī)定，PAL制式的演播室數(shù)字編碼的主要參數(shù)為，全行的采樣點(diǎn)數(shù)為：亮度信號(hào)Y為864，色差信號(hào)Cr為432，Cb為432；有效行的采樣點(diǎn)數(shù)為：亮度信號(hào)為720，每個(gè)色差信號(hào) （Cr，Cb）各為360，抽樣結(jié)構(gòu)為正交結(jié)構(gòu)；亮度信號(hào)的抽樣頻率為13.5MHz，每個(gè)色差信號(hào)的抽樣頻率為6.75MHz。因此，視頻數(shù)據(jù)字的亮度信號(hào)Y，色差信號(hào)Cr和色差信號(hào)Cb的字速率分別為13.5MW／s和6.75MW／s。在有效行內(nèi)時(shí)分復(fù)用后輸出的串行字 （像素）速率為27MW／s，順序?yàn)镃b1，Y1，Cr1，Y2，Cb2，Y3，…，一共傳輸了720個(gè)亮度數(shù)據(jù)和360個(gè)色差數(shù)據(jù)，之后就進(jìn)入行消隱期。每行的數(shù)據(jù)結(jié)構(gòu)如圖3所示［2］。

圖3 ITU656每行的數(shù)據(jù)結(jié)構(gòu)

行消隱期內(nèi)一共占用288個(gè)字節(jié)，開(kāi)始4字節(jié)為有效視頻結(jié)束信號(hào)EAV，接著280個(gè)固定填充數(shù)據(jù)，最后4字節(jié)為有效視頻開(kāi)始信號(hào)SAV。SAV之后緊接著就是有效行視頻數(shù)據(jù)。因此，SAV和EAV將有效數(shù)據(jù)和消隱數(shù)據(jù)明確的區(qū)分開(kāi)。作為基準(zhǔn)信號(hào)，SAV和EAV有著相同的前導(dǎo)符：FF、00、00，第四個(gè)字節(jié)XY則用于表示該行在這一幀數(shù)據(jù)中的位置信息和區(qū)分SAV、EAV，其結(jié)構(gòu)見(jiàn)表2。

表2 XY各位定義

其中，F(xiàn)＝0表示奇數(shù)場(chǎng)，F(xiàn)＝1表示偶數(shù)場(chǎng)；V＝0表示場(chǎng)正程，V＝1表示場(chǎng)消隱期；H＝0表示SAV，H＝1表示EAV，而P3、P2、P1、P0為校驗(yàn)碼保護(hù)位［3－4］。

因此，在提取視頻數(shù)據(jù)時(shí)，需要先檢測(cè)到FF0000，然后從XY中提取出F、V、H，再根據(jù)這些標(biāo)志位的0、1狀態(tài)，判斷目前數(shù)據(jù)是EAV還是SAV，如果是SAV，則下個(gè)數(shù)據(jù)便是有效視頻數(shù)據(jù)，開(kāi)始提取Y、Cb、Cr，同時(shí)有效視頻行計(jì)數(shù)器L＿cnt啟動(dòng)，加1計(jì)數(shù)，判定目前數(shù)據(jù)是亮度還是色度，由于SDRAM為16位，視頻數(shù)據(jù)為8位，故需要將數(shù)據(jù)組裝成16位，送往預(yù)處理模塊進(jìn)行處理；如果是EAV，則進(jìn)入消隱期。

PAL制式的有效視頻數(shù)據(jù)為720×576像素，本文采集的圖像要通過(guò)分辨率為640×480的VGA進(jìn)行實(shí)時(shí)顯示，故每行需要截掉80個(gè)像素，每幀需要截掉96行。為保證圖像的清晰，系統(tǒng)選用的截?cái)噢k法是：將每行的邊沿?cái)?shù)據(jù)（開(kāi)始40個(gè)像素，結(jié)尾40個(gè)像素）進(jìn)行截?cái)?，每幀的邊沿行?shù)據(jù) （奇數(shù)場(chǎng)的起、始各24行，偶數(shù)場(chǎng)的起、始各24行）進(jìn)行截?cái)?，使圖像的中間部分得到良好的顯示。因此，當(dāng)80＜L＿cnt＜1280時(shí)，提取的數(shù)據(jù)作為VGA顯示的行有效數(shù)據(jù)。

4 視頻數(shù)據(jù)處理

為實(shí)現(xiàn)VGA的不同顯示，需要對(duì)采集到的視頻數(shù)據(jù)進(jìn)行預(yù)處理。系統(tǒng)采用的VGA顯示包括4種：RGB彩色顯示，灰度顯示，Sobel邊沿檢測(cè)圖像顯示，Prewitt邊沿檢測(cè)圖像顯示。相應(yīng)的處理方式有4種：RGB處理，灰度處理，Sobel邊沿檢測(cè)處理，Prewitt邊沿檢測(cè)處理。VGA的顯示模式由外部顯示開(kāi)關(guān)進(jìn)行選擇。

（1）RGB處理：系統(tǒng)采用的SDRAM是16位的，而視頻數(shù)據(jù)亮度和色度是8位的，故需要對(duì)數(shù)據(jù)進(jìn)行組裝處理，為提取方便，本文選取準(zhǔn)則為：高8位為亮度數(shù)據(jù)，低8位為色度數(shù)據(jù)，即視頻數(shù)據(jù)流組裝為 （Y1，Cb1）， （Y2，Cr1），（Y3，Cb2），…。相應(yīng)代碼表示如下：

（2）灰度處理：灰度數(shù)據(jù)即亮度數(shù)據(jù)，因此可以直接舍棄掉色度數(shù)據(jù)，直接取亮度數(shù)據(jù)。準(zhǔn)則為：當(dāng)Lin＿cnt

［0］為1時(shí)，將TD＿DATA直接賦值給YCbCr。

（3）邊沿檢測(cè)處理：邊沿定義為圖像中灰度發(fā)生急劇變化的區(qū)域邊界。圖像灰度的變化情況可以用圖像灰度分布的梯度來(lái)反映，常用的邊沿檢測(cè)算子有Sobel算子，Prewitt算子，拉普拉斯算子［5－10］。本系統(tǒng)選用的是Sobel算子和Prewitt算子。兩種算子的模版如圖4所示。

兩種算子都是對(duì)圖像數(shù)據(jù)的連續(xù)三行進(jìn)行處理，因此在讀SDRAM數(shù)據(jù)的時(shí)候，需要連續(xù)讀取兩行數(shù)據(jù)，并暫存起來(lái)，具體的實(shí)現(xiàn)步驟如圖5所示。

FIFO1和FIFO2的長(zhǎng)度為VGA顯示的一行數(shù)據(jù)個(gè)數(shù)，即640。通過(guò)模板計(jì)算出相應(yīng)的水平梯度和垂直梯度，二者相加之和再和一定的閾值進(jìn)行比較，若大于閾值，則輸出白電平；否則輸出黑電平。

5 SDRAM幀緩存設(shè)計(jì)

ITU656解碼后得到的YUV4∶2∶2數(shù)據(jù)，經(jīng)過(guò)預(yù)處理模塊后，原來(lái)的8位數(shù)據(jù)組裝成16位，送入SDRAM進(jìn)行存儲(chǔ)。PAL制式的圖像一幀有效數(shù)據(jù)為720×576，每行去掉80個(gè)像素后，為640×576，存入SDRAM的0 640×575的地址空間中。

SDRAM的時(shí)鐘頻率為100MHz，往SDRAM寫視頻數(shù)據(jù)的同時(shí)，需要從SDRAM讀出數(shù)據(jù)供VGA顯示。本系統(tǒng)設(shè)計(jì)了4個(gè)端口，兩個(gè)讀端口，兩個(gè)寫端口。兩個(gè)寫端口負(fù)責(zé)將寫FIFO中的數(shù)據(jù)寫進(jìn)SDRAM，兩個(gè)讀端口負(fù)責(zé)將從SDRAM中讀出的數(shù)據(jù)寫進(jìn)讀FIFO。對(duì)于寫端口，系統(tǒng)采用解碼芯片給出的像素時(shí)鐘27MHz，對(duì)于讀端口，為了與VGA同步，選用VGA時(shí)鐘25MHz。為平衡不同時(shí)鐘域的速度要求，4個(gè)端口各控制一個(gè)長(zhǎng)度為512的數(shù)據(jù)暫存FIFO。在采集系統(tǒng)中，SDRAM的讀寫均采用全頁(yè)突發(fā)模式，一次可以讀寫512個(gè)數(shù)據(jù) （列地址為9位），由于PAL一行有效像素為720個(gè)，截?cái)?0個(gè)后 ，剩下640個(gè)，為存儲(chǔ)方便，系統(tǒng)采取一次讀寫128個(gè)數(shù)據(jù)的方式，一行數(shù)據(jù)存取完畢總共需要5次突發(fā)讀寫。在突發(fā)讀寫的時(shí)候，設(shè)計(jì)了一個(gè)計(jì)數(shù)器，記錄當(dāng)前突發(fā)傳輸?shù)膫€(gè)數(shù)。當(dāng)讀寫了128個(gè)數(shù)據(jù)后就發(fā)出突發(fā)停止命令，中止當(dāng)前突發(fā)傳輸，同時(shí)突發(fā)起始地址增加128，并進(jìn)行下一次突發(fā)傳輸［11，12］。

PAL制式圖像采用逐行掃描的方式，將一幀圖像分為兩場(chǎng)掃描和傳輸。奇數(shù)場(chǎng)掃描一幀的奇數(shù)行，共312行，偶數(shù)場(chǎng)掃描一幀的偶數(shù)行，共313行。SDRAM先存儲(chǔ)奇數(shù)場(chǎng)數(shù)據(jù)，再存儲(chǔ)偶數(shù)場(chǎng)數(shù)據(jù)。除去截?cái)嗟挠行袃?nèi)80個(gè)像素值，兩場(chǎng)數(shù)據(jù)的有效像素均為640×288，對(duì)應(yīng)SDRAM的地址空間范圍為，奇數(shù)場(chǎng)為0640×287，偶數(shù)場(chǎng)為640×288640×575。截去列的首尾96行，VGA顯示的數(shù)據(jù)地址空間范圍為640×24640×263和640×312 640×551。

6 YCbCr2RGB色度空間轉(zhuǎn)換

如果外部開(kāi)關(guān)選擇RGB彩色顯示，則需要將視頻解碼芯片輸出的YUV4∶2∶2數(shù)據(jù)轉(zhuǎn)換成RGB三色分量。操作步驟包括YUV4∶2∶2到Y(jié)UV4∶4∶4轉(zhuǎn)換，YUV4∶4∶4到RGB的轉(zhuǎn)換。

YUV4∶2∶2轉(zhuǎn)換到Y(jié)UV4∶4∶4，使每一個(gè)像素點(diǎn)都包含完整的Y，Cb，Cr。然后進(jìn)行色度空間轉(zhuǎn)換，將YUV4∶4∶4的數(shù)據(jù)轉(zhuǎn)換成ADV7123可接受的10位RGB信號(hào)，轉(zhuǎn)換公式如下

上式公式涉及到浮點(diǎn)運(yùn)算，F(xiàn)PGA不支持浮點(diǎn)類型，因此需要采用移位操作進(jìn)行放大和縮小。采集系統(tǒng)采用如下方法：系數(shù)全部左移9位，計(jì)算結(jié)果再右移7位 （Y、Cb、Cr為8位數(shù)據(jù)，RGB為10位數(shù)據(jù)，故結(jié)果右移7位）。乘法操作可采取兩種方式，一種方式調(diào)用內(nèi)部乘法器IP核，另一種方式是不用乘法器IP核，直接將系數(shù)轉(zhuǎn)換成二進(jìn)制，乘2n就向左移n位數(shù)據(jù)，乘法操作就轉(zhuǎn)換成了移位操作。

7 VGA顯示

VGA控制模塊的功能包括產(chǎn)生VGA時(shí)序，控制對(duì)SDRAM的讀操作，同時(shí)將讀取的數(shù)據(jù)送到編碼芯片ADV7123中，并產(chǎn)生行同步信號(hào)VGA＿HS，場(chǎng)同步信號(hào)VGA＿VS，以實(shí)現(xiàn)視頻數(shù)據(jù)在VGA顯示器中的實(shí)時(shí)顯示。

VGA顯示模塊采用的分辨率為640×480＠60，時(shí)鐘頻率為25MHz。VGA的顯示時(shí)序如圖6所示。VGA的顯示采用逐行掃描的方式，因此需要同時(shí)讀SDRAM中的奇數(shù)場(chǎng)數(shù)據(jù)和偶數(shù)場(chǎng)數(shù)據(jù)，并將兩場(chǎng)數(shù)據(jù)復(fù)合到一場(chǎng)中。一種簡(jiǎn)單的做法是設(shè)計(jì)一個(gè)VGA列計(jì)數(shù)器，計(jì)數(shù)器為奇數(shù)時(shí)，讀奇數(shù)場(chǎng)數(shù)據(jù)進(jìn)行顯示，否則讀偶數(shù)場(chǎng)數(shù)據(jù)進(jìn)行顯示。實(shí)驗(yàn)結(jié)果表明，顯示效果較好。

VGA視頻數(shù)據(jù)顯示如圖7所示。

8 結(jié)束語(yǔ)

本文采用可編程邏輯門陣列FPGA，視頻解碼芯片ADV7403，視頻編碼芯片ADV7123以及同步動(dòng)態(tài)隨機(jī)存取器SDRAM，實(shí)現(xiàn)了對(duì)CCD攝像頭采集到的CVBS信號(hào)的不同處理，然后通過(guò)VGA顯示器進(jìn)行了實(shí)時(shí)顯示。并且通過(guò)外部顯示開(kāi)關(guān)的不同選擇，實(shí)現(xiàn)了視頻數(shù)據(jù)的RGB顯示、灰度顯示、Sobel邊沿檢測(cè)顯示以及Prewitt邊沿檢測(cè)顯示。此系統(tǒng)結(jié)構(gòu)簡(jiǎn)單，成本低廉，實(shí)時(shí)性強(qiáng)，處理效率高，接口方便以及編程靈活，是CCD模擬視頻信號(hào)采集與處理的良好方案。

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［1］ZHU Changfeng，XIAO Tiejun.Design of video capture system based on FPGA ［J］.Computer Engineering and Design，2008，29 （17）：4405 （in Chinese）.［祝長(zhǎng)鋒，肖鐵軍.基于FPGA的視頻圖像采集系統(tǒng)的設(shè)計(jì) ［J］.計(jì)算機(jī)工程與設(shè)計(jì)，2008，29 （17）：4405.］

［2］TAN Xinquan，CHEN Xiaoqian，DENG Tianping，et al.Digital video technology foundation ［M］.Wuhan：Huazhong University of Science and Technology Press，2009 （in Chinese）. ［談新權(quán)，陳筱倩，鄧天平，等.數(shù)字視頻技術(shù)基礎(chǔ)［M］.武漢：華中科技大學(xué)出版社，2009.］

［3］SHAO Zhongjun，CHENG Guangwei.Design of video capture and display based on FPGA ［J］.Electronic Component ＆ Device Applications，2010，12 （12）：24－25 （in Chinese）. ［邵忠俊，程光偉.基于FPGA的視頻采集與顯示模塊設(shè)計(jì) ［J］.電子元器件應(yīng)用，2010，12 （12）：24－25.］

［4］LUO Xiaoqiao，F(xiàn)AN Weiliang，LI Wei.Design and implementation of digital video conversion interface based on FPGA ［J］.Electronic Measurement Technology，2008，31 （10）：177－178（in Chinese）.［羅小巧，樊偉良，李偉.基于FPGA的數(shù)字視頻轉(zhuǎn)換接口的設(shè)計(jì)與實(shí)現(xiàn) ［J］.電子測(cè)量技術(shù)，2008，31（10）：177－178.］

［5］WANG Jianzhuang.Study on the algorithms of high－speed image processing based on FPGA and system implementation［D］.Wuhan：Huazhong University of Science ＆ Technology，2011（in Chinese）.［王建莊.基于FPGA的高速圖像處理算法研究及系統(tǒng)實(shí)現(xiàn) ［D］.武漢：華中科技大學(xué)，2011.］

［6］LIU Wenying.Design and implementation of video image preprocessing system based on FPGA ［D］.Tianjin：Tianjin Normal University，2010 （in Chinese）.［劉文英.基于 FPGA 的視頻圖像預(yù)處理系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn) ［D］.天津：天津師范大學(xué)，2010.］

［7］JIANG Guoqiang.SOPC technology and application ［M］.Beijing：China Machine Press，2006 （in Chinese）.［江國(guó)強(qiáng).SOPC技術(shù)與應(yīng)用 ［M］.北京：機(jī)械工業(yè)出版社，2006.］

［8］WANG Gang，ZHANG Lian.Design and typical examples of SOPC embedded system based on FPGA ［M］.Beijing：Publishing House of Electronics Industry，2009 （in Chinese）.［王剛，張瀲.基于FPGA的SOPC嵌入式系統(tǒng)設(shè)計(jì)與典型實(shí)例 ［M］.北京：電子工業(yè)出版社，2009.］

［9］HAN Xiaojun.Digital image processing technology and application ［M］.Beijing：Publishing House of Electronics Industry，2009（in Chinese）.［韓曉軍.數(shù)字圖像處理技術(shù)與應(yīng)用［M］.北京：電子工業(yè)出版社，2009.］

［10］ZHANG Zhigang.FPGA and SOPC design tutorial－DE2practice ［M］.Xi’an：Xi’an University of Electronic Science and Technology Press，2007 （in Chinese）. ［張志剛.FPGA 與SOPC設(shè)計(jì)教程－DE2實(shí)踐 ［M］.西安：西安電子科技大學(xué)出版社，2007.］

［11］FAN Ji，WU Xiaoyi，WANG Binyi，et al.FPGA realization of SDRAM controller design in digital system ［J］.Journal of Gun Launch ＆ Control，2009 （4）：38－40 （in Chinese）.［范繼，吳小役，王斌翊，等.數(shù)字系統(tǒng)中SDRAM控制器的FPGA實(shí)現(xiàn) ［J］.火炮發(fā)射與控制學(xué)報(bào)，2009 （4）：38－40.］

［12］MA Ling，YANG Junfeng，SONG Kezhu，et al.A design of multiple DDR SDRAM controllers based on FPGA in a seismic data acquisition system ［J］.Journal of University of Science and Technology of China，2010 （9）：939－945 （in Chinese）.［馬靈，楊俊峰，宋克柱，等.地震數(shù)據(jù)采集中基于FPGA的多DDR SDRAM控制器設(shè)計(jì) ［J］.中國(guó)科學(xué)技術(shù)大學(xué)學(xué)報(bào)，2010 （9）：939－945.］