CMOS混合信號IC的噪聲及后端消除方法

天津 張卓先 樊麗春 李曉晨

引言

在當(dāng)今集成電路的設(shè)計(jì)中，噪聲是一個(gè)嚴(yán)重的問題，它會造成信號的失真和延遲，甚至引起芯片性能的失效。集成電路中的噪聲一般分為兩大類，本征噪聲以及外源噪聲，本征噪聲指的是熱噪聲和1/f噪聲這類內(nèi)部固有噪聲，而外源性噪聲指的是襯底噪聲，信號串?dāng)_，電壓降（IR drop），Ldi/dt噪聲等外部干擾噪聲。集成電路后端設(shè)計(jì)中能盡力避免的，就是這后一類外源噪聲。為了減小噪聲產(chǎn)生的影響，后端設(shè)計(jì)中應(yīng)運(yùn)而生了多種隔離和消除措施，以使芯片性能得到最大程度的發(fā)揮。

1 襯底噪聲

襯底噪聲指的是敏感節(jié)點(diǎn)和噪聲源通過共有的襯底發(fā)生的交互影響。數(shù)?；旌想娐分校瑪?shù)字電路快速的切換產(chǎn)生的噪聲會通過襯底傳播給模擬電路，后端設(shè)計(jì)通常使用的隔離方法有N阱隔離，保護(hù)環(huán)隔離以及深阱隔離。

1.1 N阱隔離

N阱是CMOS工藝中不用任何附加工藝就能獲得的技術(shù)，通常作為PMOS器件的襯底，一般情況下連接著芯片的高電位。這樣，連接高電位的N阱和連接低電位的P襯底之間就會形成一個(gè)反偏PN結(jié)，其中的空間電荷區(qū)可以作為很好的噪聲屏障隔絕噪聲的通過。通常在后端設(shè)計(jì)時(shí)，需要保護(hù)的金屬電容以及多晶硅電容和電阻經(jīng)常被放置在N阱內(nèi)以抵御外界噪聲。

1.2 保護(hù)環(huán)隔離

保護(hù)環(huán)在版圖中表現(xiàn)為一圈襯底或阱接觸，是后端設(shè)計(jì)時(shí)應(yīng)用最廣的一種隔離方式。通常它可以分為多子保護(hù)環(huán)和少子保護(hù)環(huán)。多子保護(hù)環(huán)是圍繞NMOS器件的P型注入和圍繞PMOS的N型注入，可以減小襯底電阻和阱電阻；少子保護(hù)環(huán)是圍繞NMOS器件的N注入和圍繞PMOS的P注入，可以吸收少子，防止其注入襯底。保護(hù)環(huán)的噪聲隔離作用有：把易受噪聲影響的模塊（如模擬電路）和釋放噪聲的模塊（如數(shù)字電路）的外部用保護(hù)環(huán)環(huán)繞，在噪聲試圖進(jìn)入或離開模塊的時(shí)候，圍繞在外的保護(hù)環(huán)就好像一條低阻通路，噪聲將更多的從這條低阻通路上經(jīng)過，流向地和電源，也就避免了模塊受到其干擾。同時(shí)，保護(hù)環(huán)還能有效防止閂鎖效應(yīng)的產(chǎn)生，電源和地的瞬態(tài)脈沖有可能使電位高于VDD或是低于VSS,引起少數(shù)載流子的注入并誘發(fā)閂鎖效應(yīng)（latchup）的產(chǎn)生。對電路中直接連接電源或地的MOS器件，周圍需要加保護(hù)環(huán)，N管周圍加上吸收少子電子的N注入保護(hù)環(huán)，保護(hù)環(huán)連接高電位，P管周圍加上吸收少子空穴的P注入保護(hù)環(huán)，保護(hù)環(huán)連接低電位，可以有效吸收少子，抵御閂鎖的產(chǎn)生。雙環(huán)（同時(shí)添加P和N注入）的吸收效果要更好一些。

1.3 深阱隔離

N阱和保護(hù)環(huán)的噪聲隔離效果其實(shí)不是非常完善的，因?yàn)镹阱深度有限的原因，噪聲依然能夠越過它而進(jìn)入易受影響的模塊，從更深的層次來看，整個(gè)芯片上，模擬和數(shù)字部分其實(shí)還是共處于一個(gè)襯底上，噪聲依然能夠在彼此間流動(dòng)。要實(shí)現(xiàn)更好的隔離效果，就需要深N阱（deep-Nnwell或是DNW）的使用了。深阱層即在N阱下額外的一層N注入，多應(yīng)用于深亞微米工藝中，而在0.25微米以上工藝中不常使用，DNW可以用作器件的注入，它的另一個(gè)關(guān)鍵用處就是為器件提供獨(dú)立的襯底，它可以將芯片上共用襯底的NMOS器件分隔開來，使其能像PMOS一樣擁有各自獨(dú)立的襯底，這就減小了噪聲在模塊之間的流動(dòng)，這樣的隔離效果是非常理想的。DNW本身的供電由和其相連接的N阱提供。

2 串?dāng)_噪聲

串?dāng)_噪聲主要指由于寄生耦合（電容或是電感）而導(dǎo)致電路中某個(gè)結(jié)點(diǎn)受到相鄰節(jié)點(diǎn)的干擾，容性耦合引起電流的變化，而感性耦合則引起電壓的變化，信號邏輯因此發(fā)生錯(cuò)誤或?qū)е卵舆t，這種噪聲受兩結(jié)點(diǎn)間物理距離，尺寸大小等多重因素共同影響，增大結(jié)點(diǎn)距離，減小交疊面積等都會減小耦合的影響，但有時(shí)因?yàn)榭臻g資源緊張等因素導(dǎo)致兩者不得不近距離平行走線時(shí)，只能采用導(dǎo)體屏蔽的方法來消除這種現(xiàn)象。此法是在敏感信號線和噪聲信號線之間插入一條屏蔽信號線，屏蔽線電位接電源或是地，以此來隔絕噪聲的干擾，地線效果要好于電源線，因?yàn)樾酒想姇r(shí)電源線會有一個(gè)較大的電壓波動(dòng)，可能因此影響其屏蔽效果，地線則無此擔(dān)憂。一維的導(dǎo)體屏蔽是指用與敏感線和干擾線同層的金屬線進(jìn)行間隔，二維的是指除了使用同層金屬，還盡量用上層和下層金屬將敏感與干擾線全方位地隔離。但這種方法也會增大線間耦合電容，可能會引起信號傳輸延遲，所以一定要謹(jǐn)慎選擇。

3 電壓降（IR drop）

電壓降是指電流在經(jīng)過電源網(wǎng)格時(shí)，因其上的寄生電阻而產(chǎn)生的電壓降低，它可能會導(dǎo)致延遲的增加以及噪聲容限的降低，有研究表明，電壓降超過10%時(shí)，芯片性能就會發(fā)生明顯的退化。因此，電源線和地線盡量使用方塊電阻最小的頂層金屬，多層走線，且一定要保證足夠的寬度，以減小其上的電阻，連接電源線和地線的通孔和接觸孔也要保證足夠數(shù)量，而線寬的增加同時(shí)也抑制了電遷移（EM）的產(chǎn)生。

4 Ldi/dt噪聲

這種噪聲的產(chǎn)生是因?yàn)榉庋b引線上的寄生電感所引起的電流快速跳變的長電源線上電壓的變化。后端設(shè)計(jì)中應(yīng)對的措施一般是添加去耦電容，電容應(yīng)加在電源和地線之間，并且離其越近越好，電容最好選用PMOS，因?yàn)镹阱的存在可有效阻止襯底噪聲的干擾。除了外加的去耦電容，電源線和地線最好也交疊走線，這樣也能增加線間電容增強(qiáng)去耦效果。

結(jié)論：本文探討了在后端設(shè)計(jì)中可能遇到的噪聲問題以及相應(yīng)的解決方案，并且了解到通過后端的設(shè)計(jì)可以在一定程度內(nèi)有效地抑制噪聲的產(chǎn)生，以保證芯片正常功能的使用。

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[2]閻冬梅.集成電路設(shè)計(jì)中噪聲問題的分析和處理.遼寧大學(xué)學(xué)報(bào)，第37卷第3期

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