新型ECT數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

陳德運(yùn)， 高明， 李偉， 王莉莉， 王飛虎

(哈爾濱理工大學(xué)計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院，黑龍江哈爾濱150080)

0 引言

電容層析成像技術(shù)(ECT)是一項(xiàng)基于電容敏感原理的過(guò)程層析成像技術(shù)。它具有響應(yīng)速度快、與被測(cè)物流非接觸、安裝簡(jiǎn)便及成本低等特點(diǎn)，能提供封閉容器及管道內(nèi)部物流情況的二維或三維可視化信息［1］，在工業(yè)過(guò)程參數(shù)的可視化檢測(cè)應(yīng)用中已經(jīng)成為一種非常有發(fā)展?jié)摿Φ募夹g(shù)。目前，ECT系統(tǒng)主要由多電極電容傳感器、數(shù)據(jù)采集系統(tǒng)以及成像計(jì)算機(jī)等構(gòu)成，其中數(shù)據(jù)采集是最為關(guān)鍵的中間環(huán)節(jié)［2］。

依目前的技術(shù)，ECT探測(cè)器系統(tǒng)的最大成像速度大約是100幀/s，難以保證成像系統(tǒng)的實(shí)時(shí)性。在數(shù)據(jù)采集系統(tǒng)中使用大量的模擬器件，如模擬解調(diào)器以及模擬濾波器因?yàn)槭艿阶陨砭_度的限制以及其他因素的干擾，測(cè)量的精確度更加難以保證。以上這些不足都將削弱成像的準(zhǔn)確性，因此有必要對(duì)現(xiàn)有的ECT數(shù)據(jù)采集系統(tǒng)進(jìn)行改進(jìn)。

1 ECT數(shù)據(jù)采集系統(tǒng)工作原理

圖1 ECT數(shù)據(jù)采集系統(tǒng)總體框圖Fig.1 Structure chart of the date measure and acquisition system

ECT數(shù)據(jù)采集系統(tǒng)的總體流程如圖1所示。目前ECT數(shù)據(jù)采集系統(tǒng)的工作原理是以DSP作為采集系統(tǒng)的核心控制單元，首先DSP向信號(hào)發(fā)生器發(fā)出指令，使其產(chǎn)生正弦或者余弦的電壓激勵(lì)信號(hào)Vi(t)=Asin(ωt)或者 Vi=Acos(ωt)，將該激勵(lì)信號(hào)加載到激勵(lì)電極上，同時(shí)該信號(hào)也作為模擬乘法器的參考信號(hào)。將電極板檢測(cè)到的數(shù)據(jù)傳至C/V轉(zhuǎn)換電路，當(dāng)C/V轉(zhuǎn)換電路進(jìn)入到穩(wěn)定的狀態(tài)時(shí)，運(yùn)放器將穩(wěn)定的電壓信號(hào)V0(t)=(Cx/Cf)Asin(ωt)或者V0(t)=(Cx/Cf)Acos(ωt)輸出，輸出信號(hào)將與信號(hào)發(fā)生器輸出的參考信號(hào)同時(shí)進(jìn)入模擬乘法器進(jìn)行解調(diào)，將解調(diào)后的信號(hào)傳送到低通濾波器，將不需要的高頻交流分量過(guò)濾掉，最后將得到的直流分量進(jìn)行模數(shù)轉(zhuǎn)換。DSP作為控制單元將模數(shù)轉(zhuǎn)換后的數(shù)字信號(hào)通過(guò)USB接口或者SPI串行接口傳遞給成像計(jì)算機(jī)。成像計(jì)算機(jī)接到數(shù)據(jù)后運(yùn)用相應(yīng)圖像重建算法對(duì)其進(jìn)行圖像重建［3］。

表1給出了當(dāng)前ECT數(shù)據(jù)采集系統(tǒng)各個(gè)環(huán)節(jié)所用的時(shí)間。由表可知，模擬解調(diào)所需時(shí)間最多，如何降低ECT數(shù)據(jù)采集系統(tǒng)運(yùn)行時(shí)間，提高數(shù)據(jù)檢測(cè)精確度是目前研究的重點(diǎn)。

表1 ECT測(cè)量系統(tǒng)各環(huán)節(jié)所用時(shí)間Table 1 The time required for each part in ECT measurement system

2 基于FPGA的改進(jìn)型數(shù)據(jù)采集系統(tǒng)

ECT數(shù)據(jù)采集系統(tǒng)受到模擬器件自身?xiàng)l件的限制，使測(cè)量精確度、速度及成像的質(zhì)量都難以進(jìn)一步提高。目前，F(xiàn)PGA技術(shù)發(fā)展迅速，以應(yīng)用到大量工業(yè)化制造業(yè)［4］。為了提高ECT數(shù)據(jù)采集系統(tǒng)的精確度以及成像的速度，本文提出了一種以現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)作為ECT數(shù)據(jù)采集系統(tǒng)的核心控制單元的改進(jìn)型數(shù)據(jù)采集系統(tǒng)。圖2為改進(jìn)型ECT數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)圖。

圖2 改進(jìn)型ECT數(shù)據(jù)測(cè)量與采集系統(tǒng)Fig.2 Structure chart of the improved date measure and acquisition system

如圖2所示流程，F(xiàn)PGA作為系統(tǒng)的控制單元控制著交流激勵(lì)電壓信號(hào)的產(chǎn)生;控制每個(gè)電極在三個(gè)狀態(tài)(激勵(lì)、檢測(cè)和接地)之間的轉(zhuǎn)換;協(xié)調(diào)A/D轉(zhuǎn)換的采樣時(shí)鐘。在開(kāi)始一個(gè)周期的電路測(cè)量時(shí)，首先FPGA控制產(chǎn)生交流激勵(lì)電壓加載到激勵(lì)電極上，然后檢測(cè)選中電極對(duì)之間的電容值，通過(guò)C/V轉(zhuǎn)換電路將其轉(zhuǎn)換成電壓值，用A/D轉(zhuǎn)換電路將輸出的電壓值直接模/數(shù)轉(zhuǎn)換，然后將數(shù)字化的數(shù)據(jù)在FPGA內(nèi)部進(jìn)行數(shù)字解調(diào)，解調(diào)完成之后，將結(jié)果送入FIFO緩存中，最后通過(guò)USB并行接口將所需數(shù)據(jù)傳送到成像計(jì)算機(jī)進(jìn)行圖像的重建。

2.1 基于FPGA的信號(hào)發(fā)生器設(shè)計(jì)

在ECT數(shù)據(jù)采集系統(tǒng)中交流的正弦或余弦信號(hào)發(fā)生器是整個(gè)系統(tǒng)設(shè)計(jì)上重要環(huán)節(jié)之一，標(biāo)準(zhǔn)的交流正弦或余弦信號(hào)發(fā)生器要求具備波形的失真要小和波形幅值要穩(wěn)定這兩個(gè)基本要素。目前，主要有模擬信號(hào)發(fā)生器和數(shù)字信號(hào)發(fā)生器這兩種信號(hào)發(fā)生器類(lèi)型。

由于生產(chǎn)成本比較低，并且電路結(jié)構(gòu)簡(jiǎn)單，輸出信號(hào)失真比較小，模擬信號(hào)發(fā)生器使用的范圍要廣一些。但模擬信號(hào)發(fā)生器對(duì)輸出信號(hào)的幅度值和信號(hào)的頻率調(diào)整存在難度，研究人員逐漸把注意力轉(zhuǎn)向數(shù)字信號(hào)發(fā)生器的相關(guān)設(shè)備［5］。

DDS技術(shù)的工作原理是:在參考時(shí)鐘的驅(qū)動(dòng)下，相位累加器對(duì)頻率控制字進(jìn)行線(xiàn)性的累加，得到的相位碼對(duì)波形存儲(chǔ)器尋址，使之輸出相應(yīng)的幅度碼，經(jīng)過(guò)模/數(shù)轉(zhuǎn)換器得到相應(yīng)的階梯波，最后利用低通濾波器對(duì)這個(gè)階梯波進(jìn)行平滑處理，最后得出所需要的頻率平滑、波形連續(xù)的信號(hào)。它為應(yīng)用系統(tǒng)提供遠(yuǎn)高于模擬信號(hào)的信號(hào)。

目前所說(shuō)的知識(shí)產(chǎn)權(quán)核就是IP Core，它在使用之前就已經(jīng)設(shè)計(jì)好了，并且進(jìn)行了比較嚴(yán)格的測(cè)試，使電路功能模塊得到了最大的優(yōu)化。Xilinx公司的FPGA的DDS模塊IP Core能輸出正弦函數(shù)、余弦函數(shù)和正交函數(shù)三種信號(hào)形式，它的旁瓣抑制比的范圍是18 dB～115 dB，最小的頻率分辨率是0.02 Hz，并且可同一時(shí)間支持16個(gè)通道。

ECT電容傳感器激勵(lì)信號(hào)頻率的選取對(duì)ECT探測(cè)器系統(tǒng)的整體精度有著很重要的影響，根據(jù)現(xiàn)有實(shí)驗(yàn)得出的數(shù)據(jù)在激勵(lì)頻率為500 kHz時(shí)，整個(gè)系統(tǒng)會(huì)具有很好的線(xiàn)性和穩(wěn)定性。在IP Core用戶(hù)界面設(shè)置相關(guān)參數(shù)，可生成符合要求的500kHz正弦或余弦激勵(lì)信號(hào)。這樣不僅提高了激勵(lì)信號(hào)的精度而且降低了ECT系統(tǒng)的成本。

2.2 ECT電容傳感器極板控制電路設(shè)計(jì)

目前對(duì)ECT探測(cè)器系統(tǒng)激勵(lì)電路與檢測(cè)電路的設(shè)計(jì)，大多數(shù)實(shí)驗(yàn)都采用所有的電極板都使用一個(gè)激勵(lì)電路的電路結(jié)構(gòu)方式，而檢測(cè)電路有兩種方式比較流行。一種是每個(gè)電極板都獨(dú)立的占用一個(gè)檢測(cè)電路，互不干擾，也稱(chēng)作是并行模式。另一種是所有的電極板都使用唯一的一個(gè)檢測(cè)電路，相互聯(lián)系，也稱(chēng)作是串行模式［7－8］。

如圖3所示，為電極板控制電路。在圖中左側(cè)的(a)圖是每個(gè)電極單獨(dú)使用一個(gè)C/V轉(zhuǎn)換電路;圖中右側(cè)的(b)圖是所有的電極共同使用一個(gè)C/V轉(zhuǎn)換電路。

圖3 電極控制電路Fig.3 Electrode control circuit

由圖中的電路結(jié)構(gòu)可知，當(dāng)激勵(lì)電壓加載到電極i，檢測(cè)電路接到電極j時(shí)，則電子開(kāi)關(guān)S2i，S1j閉合，電子開(kāi)關(guān) S1i，S2j，Sei，Sej斷開(kāi)。當(dāng)激勵(lì)電壓加載到電極j，而檢測(cè)電路連接到電極i上時(shí)，電子開(kāi)關(guān) S2j，S1i閉合，電子開(kāi)關(guān) S1j，S2i，Sej，Sei斷開(kāi)。

論文對(duì)實(shí)驗(yàn)環(huán)境以及實(shí)驗(yàn)的開(kāi)銷(xiāo)等方面進(jìn)行了綜合的考慮，設(shè)計(jì)的ECT數(shù)據(jù)采集系統(tǒng)極板控制電路采用串行的檢測(cè)模式進(jìn)行。當(dāng)采用三電極激勵(lì)雙電極檢測(cè)的方式對(duì)電容傳感器進(jìn)行測(cè)量時(shí)，即當(dāng)電極組合1為激勵(lì)時(shí)，激勵(lì)電壓加載到電極1、2、3這三個(gè)極板上，檢測(cè)電路連接到極板4、5上面，其余的那些電極板則接地。按照排列組合原理對(duì)其它電極進(jìn)行循環(huán)采樣，一直到192個(gè)不同值都被測(cè)量出來(lái)，就完成一個(gè)周期的測(cè)量［9］。電容傳感器的每一塊電極板都有三種工作模式，分別是作為激勵(lì)的電極板、作為檢測(cè)的電極板，以及電極板接地［10］。這樣就需要設(shè)計(jì)一個(gè)電極板控制電路來(lái)對(duì)電極板不同工作方式進(jìn)行切換。

采用16電極的ECT電容傳感器，由于每個(gè)極板有三個(gè)控制開(kāi)關(guān)，因此總共有48個(gè)電子開(kāi)關(guān)對(duì)極板進(jìn)行控制。選取FPGA上的48個(gè)引腳分別對(duì)這48個(gè)電子開(kāi)關(guān)進(jìn)行控制。FPGA內(nèi)部，在時(shí)鐘的控制下，不同時(shí)刻不同引腳或?yàn)楦唠娖交驗(yàn)榈碗娖?，從而控制電子開(kāi)關(guān)的閉合與斷開(kāi)，以達(dá)到極板工作方式的切換。采用這種控制方式可以降低系統(tǒng)組建的成本，并且節(jié)約占用空間，提高ECT的系統(tǒng)實(shí)時(shí)性。

對(duì)所編寫(xiě)的電極板控制程序進(jìn)行仿真，仿真的過(guò)程是在Xilinx公司的ISE仿真軟件下進(jìn)行的。如圖4所示，為電極板控制程序的功能仿真的結(jié)果(部分)。從功能仿真的結(jié)果來(lái)看，所編寫(xiě)的程序是正確的，同一時(shí)刻一個(gè)電極板上只有一個(gè)電子開(kāi)關(guān)閉合，也就是處于一種工作狀態(tài)。在時(shí)序上每個(gè)電子開(kāi)關(guān)都保持順序連接與斷開(kāi)，保證了測(cè)量的準(zhǔn)確性。與模擬器件相比較，減少了所用器件，簡(jiǎn)化了電路結(jié)構(gòu)，整體系統(tǒng)的體積也變得精巧實(shí)用。

圖4 功能仿真結(jié)果Fig.4 Results of functional simulation

2.3 數(shù)字解調(diào)電路設(shè)計(jì)

在ECT數(shù)據(jù)采集系統(tǒng)中，數(shù)字解調(diào)是指由模/數(shù)(A/D)轉(zhuǎn)換器對(duì)經(jīng)過(guò)C/V轉(zhuǎn)換電路的信號(hào)進(jìn)行采樣，然后將數(shù)字化的信號(hào)傳送至高性能的數(shù)字信號(hào)處理器，在處理器內(nèi)部利用數(shù)值計(jì)算的算法計(jì)算出被測(cè)信號(hào)的幅度數(shù)值和相應(yīng)的相位信息［11－12］。

ECT探測(cè)器系統(tǒng)數(shù)字解調(diào)模塊一般是采用正交序列解調(diào)的方法，該解調(diào)方法是將匹配濾波器的相關(guān)理論運(yùn)用到里面。匹配濾波器在原理上是屬于線(xiàn)性濾波器，在白噪聲的影響下使輸出的信噪比達(dá)到最大值。

正交序列的算法如下:

設(shè)Vm(i)為被解調(diào)的信號(hào)，即

令r(i)為被解調(diào)信號(hào)同相參考信號(hào)，q(i)為被解調(diào)信號(hào)正交參考信號(hào)，有

在以上的3個(gè)式子里，N代表著每個(gè)激勵(lì)信號(hào)在一個(gè)周期內(nèi)的采樣點(diǎn)數(shù)，θ是介質(zhì)引起的相位移，設(shè)Vr為Vm的實(shí)部、Vq為Vm的虛部，則由數(shù)學(xué)上三角函數(shù)的正交性可得

則可得Vm的幅值為

以上式子中的參考信號(hào)是經(jīng)過(guò)事先的計(jì)算出來(lái)并且存儲(chǔ)在ROM內(nèi)部的正弦和余弦函數(shù)數(shù)值的表。因而，F(xiàn)PGA的數(shù)字解調(diào)過(guò)程就是在ROM內(nèi)查表來(lái)求取離散的正弦、余弦函數(shù)參考值。然后將這些參考值與采樣得到的離散信號(hào)進(jìn)行成累加，接下來(lái)就可以用這些乘累加得到的實(shí)部信息Vr和虛部信息Vq來(lái)計(jì)算出被測(cè)信號(hào)的幅度值。

在ECT系統(tǒng)中，運(yùn)用數(shù)字正交解調(diào)方法具有非常明顯的優(yōu)點(diǎn):

首先，數(shù)字正交解調(diào)方法的計(jì)算量相對(duì)來(lái)說(shuō)是較小的，如當(dāng)對(duì)有N個(gè)采樣點(diǎn)來(lái)進(jìn)行采樣時(shí)，由原理圖可知正交解調(diào)法進(jìn)行乘法的次數(shù)是2N次，累加運(yùn)算的次數(shù)是2(N－1)。

其次，數(shù)字相敏解調(diào)比起模擬解調(diào)執(zhí)行的效率要高一些，并且占用的內(nèi)存資源相對(duì)來(lái)說(shuō)要少。正交解調(diào)法的計(jì)算過(guò)程是不需要等待著下一個(gè)采樣點(diǎn)到來(lái)才開(kāi)始運(yùn)算的，并且所采集的數(shù)據(jù)在計(jì)算完成之后也不需要在繼續(xù)保存。

將數(shù)字相敏解調(diào)器的算法用Verilog語(yǔ)言進(jìn)行編程，運(yùn)用相關(guān)仿真軟件進(jìn)行仿真，最后用FPGA實(shí)現(xiàn)數(shù)字相敏解調(diào)的功能。圖5為運(yùn)用ISE仿真軟件實(shí)現(xiàn)的數(shù)字相敏解調(diào)器RTL邏輯原理圖。

圖5 數(shù)字相敏解調(diào)器RTL邏輯原理圖Fig.5 Digital phase-sensitive modem RTL logic diagram

3 仿真與實(shí)驗(yàn)結(jié)果分析

基于FPGA的ECT數(shù)據(jù)采集系統(tǒng)是將經(jīng)過(guò)C/V轉(zhuǎn)換電路的模擬電壓值直接數(shù)字化，在FPGA內(nèi)部對(duì)信號(hào)進(jìn)行解調(diào)。這樣省去了傳統(tǒng)的模擬解調(diào)與濾波，差分放大等過(guò)程，大大降低了噪聲，提高了精確度。下面對(duì)基于FPGA的數(shù)據(jù)采集系統(tǒng)性能進(jìn)行實(shí)驗(yàn)仿真測(cè)試和分析。

首先在傳統(tǒng)的ECT數(shù)據(jù)采集系統(tǒng)的條件下進(jìn)行測(cè)試，取激勵(lì)信號(hào)頻率和參考信號(hào)頻率均為500 kHz。根據(jù)圖1所示的流程可知，在運(yùn)行時(shí)，首先要經(jīng)過(guò)C/V轉(zhuǎn)換及信號(hào)放大，根據(jù)測(cè)試，這個(gè)過(guò)程需要0.565 μs微秒。然后進(jìn)行模擬信號(hào)解調(diào)及模數(shù)轉(zhuǎn)換，需用時(shí)間71 μs左右。每幅圖的采樣點(diǎn)數(shù)為192個(gè)，采集一幅圖所用時(shí)間大約是0.01 s。

接下來(lái)在基于FPGA的改進(jìn)型ECT數(shù)據(jù)采集系統(tǒng)條件下進(jìn)行測(cè)試，取激勵(lì)信號(hào)頻率和參考信號(hào)頻率均為500 kHz。由圖5所示的采集流程可知，在數(shù)字相敏解調(diào)器內(nèi)部，ADC的工作頻率為1 MHz，是輸出模擬電壓信號(hào)頻率的二倍。采用10位×10位的乘累加器(MAC)的工作頻率可達(dá)10 MHz。MAC的工作頻率高于ADC的工作頻率，因此數(shù)字相敏解調(diào)時(shí)間(100 ns)可以忽略不計(jì)，在下一個(gè)時(shí)鐘周期就可得到解調(diào)結(jié)果。根據(jù)圖2的工作流程，采集一幅圖像所用的時(shí)間大約是0.001 2 s。表2為兩種檢測(cè)條件下采集時(shí)間的對(duì)比。

表2 數(shù)據(jù)采集時(shí)間對(duì)比Table 2 Comparison of data acquisition time

由表2實(shí)驗(yàn)對(duì)比分析，基于FPGA的改進(jìn)型ECT數(shù)據(jù)采集系統(tǒng)與傳統(tǒng)的ECT數(shù)據(jù)采集系統(tǒng)相比，數(shù)據(jù)采集速度明顯提升。這主要因?yàn)樵诨贔PGA的改進(jìn)型ECT數(shù)據(jù)采集系統(tǒng)中信號(hào)解調(diào)這一環(huán)節(jié)省去了大量時(shí)間，從而降低了每幅圖采集所需的時(shí)間。

然后對(duì)兩種方法的精確度進(jìn)行檢測(cè)，取激勵(lì)信號(hào)頻率和參考信號(hào)頻率均為500 kHz，分別采用本文的方法和傳統(tǒng)的ECT數(shù)據(jù)采集系統(tǒng)進(jìn)行測(cè)試，連續(xù)測(cè)量20幅圖像，當(dāng)采集好數(shù)據(jù)后，分別計(jì)算它們的相對(duì)誤差。

相對(duì)誤差公式為

式中:xi代表第 i個(gè)測(cè)量數(shù)據(jù)，x′代表數(shù)據(jù)的平均值。

表3為采用基于FPGA改進(jìn)型ECT數(shù)據(jù)采集系統(tǒng)采集數(shù)據(jù)的相對(duì)誤差。

表3 基于FPGA的ECT采集系統(tǒng)采集數(shù)據(jù)相對(duì)誤差Table 3 FPGA-based ECT acquisition system to collect data relative error

表4為傳統(tǒng)ECT數(shù)據(jù)采集系統(tǒng)采集數(shù)據(jù)的相對(duì)誤差。

表4 傳統(tǒng)ECT采集系統(tǒng)采集數(shù)據(jù)相對(duì)誤差Table 4 Relative error of the traditional ECT acquisition system to collect data

由表3和表4數(shù)據(jù)可知，由于采用數(shù)字信號(hào)發(fā)生裝置，并且由FPGA控制傳感器基板電路電子開(kāi)關(guān)的切換，基于FPGA的ECT數(shù)據(jù)采集系統(tǒng)所采集的數(shù)據(jù)相對(duì)誤差要遠(yuǎn)小于傳統(tǒng)ECT數(shù)據(jù)采集系統(tǒng)采集的數(shù)據(jù)相對(duì)誤差，這說(shuō)明基于FPGA的ECT數(shù)據(jù)采集系統(tǒng)采集數(shù)據(jù)的精確度要高于傳統(tǒng)ECT數(shù)據(jù)采集系統(tǒng)。

4 結(jié)論

在ECT數(shù)據(jù)采集系統(tǒng)中，傳統(tǒng)的模擬解調(diào)方法無(wú)法解決模擬器件的電壓漂移、噪聲漂移和溫度漂移等問(wèn)題，低通濾波器的穩(wěn)定時(shí)間也限制了數(shù)據(jù)采集的速度。采用基于FPGA的ECT數(shù)據(jù)采集系統(tǒng)可以有效地對(duì)輸出信號(hào)幅值與頻率進(jìn)行調(diào)整，通過(guò)FPGA來(lái)控制電容傳感器極板切換電路，在節(jié)約空間的同時(shí)降低系統(tǒng)組件成本，并且通過(guò)數(shù)字解調(diào)可以減少低通濾波等環(huán)節(jié)時(shí)間開(kāi)銷(xiāo)。由于MAC工作頻率高于ADC采樣頻率，在A/D轉(zhuǎn)換完成之后的下一個(gè)周期就可得到解調(diào)結(jié)果，提高了數(shù)據(jù)采集的速度和精確度。在實(shí)際的工業(yè)環(huán)境中，將FPGA引入到ECT數(shù)據(jù)采集系統(tǒng)，依據(jù)現(xiàn)場(chǎng)條件，F(xiàn)PGA的實(shí)際性能可能會(huì)有所改變，如何改進(jìn)FPGA穩(wěn)定性是提高數(shù)據(jù)采集效率的關(guān)鍵。

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