8Transistors SRAM穩(wěn)定性分析與驗(yàn)證

丁 艷，劉章發(fā)

(北京交通大學(xué)電子信息工程學(xué)院，北京100044)

1 引言

SRAM靜態(tài)隨機(jī)存儲(chǔ)器是目前如平板電腦、智能手機(jī)等擁有廣泛用戶群的便攜產(chǎn)品的重要組成部分。隨著便攜產(chǎn)品的迅猛發(fā)展，人們對(duì)電池的續(xù)航能力要求也越來(lái)越高。為了提高電池的續(xù)航能力，低電壓低功耗的設(shè)計(jì)需求越來(lái)越迫切。隨著供電電壓的降低，SRAM的穩(wěn)定性變的更差［1］。尤其是在納米工藝下，芯片面積日益縮減［2］，嚴(yán)重降低了靜態(tài)噪聲容限SNM和寫容限WM，從而進(jìn)一步制約著SRAM 存儲(chǔ)單元的穩(wěn)定性［3－4］。

以前的研究主要集中在性能上穩(wěn)定和較完善的6T結(jié)構(gòu)SRAM存儲(chǔ)單元，如圖1所示。隨著高密高穩(wěn)定性存儲(chǔ)單元的需求日益迫切，8T結(jié)構(gòu) SRAM存儲(chǔ)單元受到了廣泛關(guān)注，如圖2所示，該種結(jié)構(gòu)比傳統(tǒng)的6T單元具有低壓下更高的穩(wěn)定性［5－6］，尤其是對(duì)SNM和WM的改善。SNM和WM是表征SRAM存儲(chǔ)單元穩(wěn)定性的關(guān)鍵參數(shù)，也是SRAM設(shè)計(jì)的重要性能指標(biāo)。雖然8T存儲(chǔ)單元相比6T存儲(chǔ)單元具備更好的穩(wěn)定性，但是面積偏大這一劣勢(shì)限制了其廣泛應(yīng)用。如何保證高穩(wěn)定性的同時(shí)又能控制8T結(jié)構(gòu)存儲(chǔ)單元的芯片面積一直是研究的熱點(diǎn)。

圖1 6TSRAM 存儲(chǔ)單元結(jié)構(gòu)示意圖

圖2 8T SRAM存儲(chǔ)單元結(jié)構(gòu)示意圖

通過(guò)詳細(xì)分析8T結(jié)構(gòu)存儲(chǔ)單元的SNM和WM，尋求彌補(bǔ)8T存儲(chǔ)單元相比6T面積過(guò)大的辦法。

2 理論分析

影響SRAM存儲(chǔ)結(jié)構(gòu)單元性能的指標(biāo)主要有讀寫穩(wěn)定性、讀電流以及面積成本等。

8T結(jié)構(gòu)存儲(chǔ)單元如圖2所示，有兩條字線和三條位線，其讀寫端口分開(kāi)，讀和寫操作分別通過(guò)字線和位線進(jìn)行數(shù)據(jù)的讀取和寫入，可以對(duì)讀和寫性能分別進(jìn)行優(yōu)化。其讀和寫操作的工作過(guò)程分別為:

寫操作:與6T的寫操作一樣。當(dāng)寫字線(WWL)使能時(shí)，數(shù)據(jù)分別通過(guò)兩個(gè)選通管M5、M6將位線(WBL和WBLX)上的數(shù)據(jù)寫進(jìn)存儲(chǔ)單元。此時(shí)，讀字線(RWL)處于無(wú)效狀態(tài)，即讀寫分開(kāi)。

讀操作:當(dāng)讀字線(RWL)使能時(shí)，寫字線(WWL)處于無(wú)效狀態(tài)，存儲(chǔ)單元的數(shù)據(jù)通過(guò)M7和M8管讀出數(shù)據(jù)到讀位線上(RBL)。

2.1 讀寫穩(wěn)定性分析

SRAM的讀寫穩(wěn)定性主要通過(guò)靜態(tài)噪聲容限SNM和寫容限WM來(lái)分析。

SRAM存儲(chǔ)單元的靜態(tài)噪聲容限SNM，是指存儲(chǔ)單元受噪聲的影響能夠發(fā)生翻轉(zhuǎn)的最小直流電壓，反映了電路對(duì)噪聲的耐受程度，

以6T存儲(chǔ)單元為例，比較經(jīng)典的SNM分析方法［7］，如圖 3 所示。

圖3 SNM分析模型

6T存儲(chǔ)單元除了選通管外的結(jié)構(gòu)可以認(rèn)為是兩個(gè)反相器組成的一個(gè)鎖存器。Vn是指靜態(tài)噪聲源。鎖存器的SNM就是指在使得鎖存器發(fā)生狀態(tài)翻轉(zhuǎn)之前的最大Vn。

假設(shè)圖4中A點(diǎn)存邏輯1，B點(diǎn)存邏輯0，當(dāng)進(jìn)行讀操作時(shí)，M1和M6工作在飽和區(qū)，M2和M3工作在線性區(qū)，M4管和M5管工作在亞閾值區(qū)，近似截止。

圖4 SNM具體分析

根據(jù)基爾霍夫電流定律

以及基爾霍夫電壓定律

整理可得:

上式(3)未曾考慮NMOS和PMOS閾值電壓的不同，以及默認(rèn)所有輸入電壓均為VDD。在實(shí)際操作中NMOS和PMOS的閾值電壓是不同的，必須分開(kāi)考慮。靜態(tài)噪聲容限SNM受到供電電壓VDD、器件尺寸的比值因子CR以及MOS管的閾值電壓影響。供電電壓VDD的變化對(duì)SNM的影響受制于CR值的影響，跟據(jù)CR值的不同，變化也不同;如果CR值比較大，則VDD與SNM是正比例關(guān)系。SNM是受制于CR比值因子的影響，不會(huì)因?yàn)槟骋还茏訉掗L(zhǎng)比的改進(jìn)而改善穩(wěn)定性，選取較大的CR值是改善SNM的有效途徑。同時(shí)SNM與閾值電壓的變化也是成正比例關(guān)系，溫度與閾值電壓成反比例關(guān)系，因此在低溫條件下SNM會(huì)更好一些。

寫容限是指能夠?qū)懭氪鎯?chǔ)單元的最大電壓值，其影響因素也同樣受三方面的影響，即VDD、閾值電壓以及器件寬長(zhǎng)比因子PR(公式5所示)的影響［8］。

在通常設(shè)計(jì)中，如果工藝和仿真環(huán)境一定的情況下，SNM主要通過(guò)參數(shù)CR來(lái)調(diào)節(jié)，CR越大，SNM值會(huì)越大。WM主要通過(guò)參數(shù)PR來(lái)調(diào)節(jié)，PR越小，WM值越大。

另一方面，器件尺寸由于受到SNM和WM兩方面的影響，同時(shí)考慮穩(wěn)定性和面積兩方面的改善，W/L比值即PD:PG:PU三者之間比值會(huì)最終達(dá)到一個(gè)平衡值［7］。如果在該種情況下，仍要提高穩(wěn)定性或者改善面積，就需要考慮其他的影響因素。其中最為重要的是考慮噪聲的來(lái)源，如位線電壓對(duì)穩(wěn)定性的影響。

2.2 位線電壓—預(yù)充電電壓對(duì)穩(wěn)定性的影響

位線電壓，即位線的預(yù)充電電壓。通常情況下，該電壓會(huì)被預(yù)充電到供電電壓VDD，尤其是對(duì)6T存儲(chǔ)單元結(jié)構(gòu);如果該電壓下降，則BL上的讀電流會(huì)相應(yīng)的下降，對(duì)SRAM的速度會(huì)造成影響。為了避免降低讀電流，位線電壓需要預(yù)充到高電平。對(duì)于8T存儲(chǔ)單元結(jié)構(gòu)，讀寫操作分開(kāi)，調(diào)節(jié)寫位線上的電壓對(duì)讀電流造成的影響微乎其微，這在后邊的仿真可以驗(yàn)證。因此，可以通過(guò)這一因素來(lái)進(jìn)一步提升穩(wěn)定性。

首先，通過(guò)對(duì)SNM進(jìn)行分析可知，如果降低位線上的電壓，則會(huì)使得B點(diǎn)的電壓處于弱電位狀態(tài)，反相器發(fā)生翻轉(zhuǎn)變得困難，從而提高了噪聲的耐受能力。

翻轉(zhuǎn)電壓如下:

位線預(yù)充電電壓降低，圖2中8T存儲(chǔ)單元內(nèi)部存儲(chǔ)點(diǎn)的電位會(huì)處于弱電位，使得寫能力受到一定影響，根據(jù)PMOS管的上拉特性和NMOS管下拉特性，A和B點(diǎn)電位最終會(huì)處于一個(gè)平衡狀態(tài)，不會(huì)造成太大的影響。

大多數(shù)的研究都僅僅是提及預(yù)充電至高電平，即供電電壓VDD。這主要是因?yàn)榇蠖鄶?shù)的研究設(shè)計(jì)采用6T存儲(chǔ)單元結(jié)構(gòu)。根據(jù)工作在飽和區(qū)(VDS5＞VDD－VTN)的MOS管的源漏電流公式Idsat=可知，降低位線電壓，會(huì)減小讀電流。因此，為了保證讀電流不會(huì)被降低，從而降低芯片的讀取速度，都采取對(duì)位線預(yù)充到供電電壓VDD。但是如果考慮到8T存儲(chǔ)單元結(jié)構(gòu)讀寫端口分開(kāi)的特點(diǎn)，降低位線的預(yù)充電壓值不會(huì)降低讀電流，因此采取調(diào)節(jié)預(yù)充電電壓的方案是可行的。

2.3 預(yù)充電單元基本結(jié)構(gòu)

6T存儲(chǔ)單元結(jié)構(gòu)的SRAM的預(yù)充電單元結(jié)構(gòu)是利用三個(gè)PMOS管柵極相連構(gòu)成的，如圖5所示。

圖5 6T存儲(chǔ)單元結(jié)構(gòu)預(yù)充電單元電路圖

該預(yù)充電結(jié)構(gòu)的P1管和P2管分別對(duì)兩條位線BL預(yù)充電，而P0管則是一個(gè)均衡管。目的是保證兩條位線BL預(yù)充電壓的一致，防止SA(靈敏放大器模塊)讀取BL電壓差時(shí)發(fā)生誤差，導(dǎo)致錯(cuò)誤的操作，造成讀失敗。

8T存儲(chǔ)結(jié)構(gòu)的SRAM的預(yù)充電結(jié)構(gòu)因?yàn)橛袃蓷l寫位線和一條讀位線，且寫位線預(yù)充電電壓值不需要精確的保持一致，所以分別只需要一個(gè)PMOS管即可。如果考慮到前邊分析的預(yù)充電電壓大約降了一個(gè)閾值電壓值的大小，可以考慮使用NMOS管代替PMOS管來(lái)實(shí)現(xiàn)預(yù)充電的功能。

2.4 讀電流

典型的6T結(jié)構(gòu)存儲(chǔ)單元，讀電流是指流過(guò)位線BL上的飽和電流Id，即

該種結(jié)構(gòu)的讀電流受位線電壓、供電電壓、晶體管寬長(zhǎng)比以及閾值電壓等因素的影響。讀電流主要制約SRAM的讀取速度，所以，如果要保證芯片的讀取速度就不可以降低存儲(chǔ)單元的讀電流。

8T結(jié)構(gòu)的存儲(chǔ)單元相比6T結(jié)構(gòu)存儲(chǔ)單元，讀電流是改善性能的關(guān)鍵因素。由于讀寫端口分開(kāi)，寫端口的寫位線電壓的變化不會(huì)對(duì)讀電流造成影響，從而保證了利用寫位線電壓的變化改善SNM的方法，不會(huì)影響芯片的高速性能。

2.5 面積因素

從面積方面來(lái)看，就預(yù)充電單元而言，8T存儲(chǔ)單元相對(duì)6T存儲(chǔ)單元并未造成面積上的過(guò)多浪費(fèi)。整體而言，為了保證穩(wěn)定性性能指標(biāo)與6T一致，甚至更好，不可避免的造成了部分面積的損失。但是，相比6T單元的面積而言，面積并未造成很大的浪費(fèi)。因此，面積的劣勢(shì)在此得到了很好的控制。

建立一個(gè)簡(jiǎn)易模型(如公式5所示)，理論上簡(jiǎn)略計(jì)算一個(gè)晶體管的面積:

其中，W0是指單個(gè)管子的有效柵寬，ΔW是指管子的柵與有源區(qū)的最小約束，W1指估算的單個(gè)晶體管占用空間的總有效寬;同理可得L1為晶體管占用空間的總有效長(zhǎng)。Sarea是指單個(gè)晶體管的估算面積。

通過(guò)該種計(jì)算面積的簡(jiǎn)略模型分析，可以大體上估計(jì)芯片面積的變化。

根據(jù)該種模型的計(jì)算可知，雖然8T存儲(chǔ)結(jié)構(gòu)多了兩個(gè)NMOS管，但是由于整體晶體管的寬長(zhǎng)減小，再通過(guò)折衷提升的部分SNM值，縮減晶體管的尺寸，可以進(jìn)一步減小晶體管的尺寸，因此面積上相比6T不會(huì)造成很大的浪費(fèi)。

3 仿真結(jié)果驗(yàn)證分析

采用SMIC 40nm工藝技術(shù)搭建電路環(huán)境，使用Cadence公司的spectre仿真器對(duì)電路分析進(jìn)行仿真驗(yàn)證分析。

對(duì)8T存儲(chǔ)單元結(jié)構(gòu)電路，調(diào)節(jié)MOS管的尺寸，W/L 大致的比值為:PD∶PG∶PU=1.1∶1.9∶2.6，而讀端口的兩個(gè)MOS管的尺寸一致，其中柵長(zhǎng)L尺寸選取logic model(器件參數(shù)庫(kù))下的最小尺寸，柵寬W選取為最小尺寸的兩倍。通過(guò)調(diào)節(jié)預(yù)充電電壓，提高穩(wěn)定性性能指標(biāo)，改善穩(wěn)定性，進(jìn)而可以通過(guò)折衷這一部分性能來(lái)進(jìn)行尺寸的縮減，達(dá)到改善面積的目的。

仿真測(cè)試也是通過(guò)對(duì)SNM、WM和讀電流Iread三方面的性能指標(biāo)來(lái)驗(yàn)證。

3.1 SNM

SNM的測(cè)試電路是根據(jù)圖4的電路結(jié)構(gòu)來(lái)進(jìn)行的。通過(guò)變化噪聲源電壓值，使得存儲(chǔ)單元的狀態(tài)發(fā)生翻轉(zhuǎn)，此時(shí)測(cè)得的最大噪聲源電壓值即是SNM。通過(guò)瞬態(tài)仿真和直流仿真可以得到以下數(shù)據(jù)。

首先需要通過(guò)測(cè)試得到適合的預(yù)充電電壓值，即預(yù)充電到多少時(shí)，SNM最大且比較穩(wěn)定。

如圖6所示，是預(yù)充電電壓和SNM之間的關(guān)系，橫坐標(biāo)表示預(yù)充電電壓，縱坐標(biāo)表示SNM。測(cè)試環(huán)境PVT(工藝、電壓和溫度)是:工藝corner為FNSP，供電電壓 VDD=1.1V，溫度為 125°，即選取了相對(duì)SNM而言較差的工藝。預(yù)充電電壓的范圍是從1.1V到0.55V。通過(guò)瞬態(tài)仿真測(cè)出SNM值進(jìn)行比較得出該圖。

圖6 靜態(tài)噪聲容限與預(yù)充電電壓間的關(guān)系

分析圖6的仿真結(jié)果可知，當(dāng)位線上的電壓預(yù)充電降到0.7V時(shí)，靜態(tài)噪聲容限有明顯提升。相比預(yù)充電電壓 =VDD=1.1V的 SNM值，提升了10%左右。

MOS管的閾值電壓大約在0.4V左右，VDDVth在0.7V左右。

圖7是外界因素如溫度對(duì)SNM的影響。由該圖可以看出，隨著溫度由零下40°逐漸升高至125°，噪聲容限逐漸變小。從圖7可以更加驗(yàn)證預(yù)充電電壓的變化范圍對(duì)SNM的影響。因此，若預(yù)充電電壓調(diào)節(jié)到0.7V時(shí)，即下降大約為一個(gè)閾值電壓時(shí)，SNM會(huì)比較穩(wěn)定。

圖7 溫度對(duì)靜態(tài)噪聲容限的影響趨勢(shì)圖

3.2 WM

寫容限的仿真方法，同樣是使用spectre工具來(lái)測(cè)量。首先掃描位線BL上電壓的線性變化，直到存儲(chǔ)單元的原狀態(tài)發(fā)生翻轉(zhuǎn)的最大電壓，即為寫容限WM。具體的測(cè)試結(jié)果如圖8所示。

圖8表示的是預(yù)充電電壓對(duì)WM的影響。橫坐標(biāo)表示預(yù)充電電壓，縱坐標(biāo)表示W(wǎng)M。從該圖可以看出，隨著預(yù)充電電壓的降低，WM變化很小。而且隨溫度的變化影響也不大。因此調(diào)節(jié)寫位線的預(yù)充電電壓基本不會(huì)影響WM，是可取的。

圖8 預(yù)充電電壓對(duì)WM的影響趨勢(shì)圖

綜上論述可知，降低寫位線的預(yù)充電電壓提升了靜態(tài)噪聲容限，而且不會(huì)對(duì)寫性能造成太大的損失。

3.3 讀電流

讀電流，即存儲(chǔ)單元位線上流過(guò)的電流。測(cè)試時(shí)，可以通過(guò)測(cè)試NMOS管(M8)的源漏電流來(lái)得到。由于讀寫端口分開(kāi)，調(diào)節(jié)寫位線的預(yù)充電電壓對(duì)讀電流不會(huì)造成影響。通過(guò)仿真測(cè)試可知，結(jié)果幾乎未發(fā)生變化。改善寫位線電壓確實(shí)沒(méi)有減小8T存儲(chǔ)單元的讀電流，從而保證了芯片的高速性能。

3.4 面積

通過(guò)版圖以及仿真測(cè)試可知，如果保證讀電流和SNMWM的值與參考的6T結(jié)構(gòu)存儲(chǔ)單元的性能指標(biāo)接近的話，面積損失不大。如果將讀電流提升75%，則面積損失約15%。因此，即使是在保證高性能的同時(shí)，也可以很好的控制芯片的面積，避免成本過(guò)多浪費(fèi)。

綜上所述可得，分別在最差的仿真條件下得到SNM的最小值(FFcorner，125°)和 WM 的最小值(SSCorner，－40°)(見(jiàn)表1)。在降低預(yù)充電電壓約一個(gè)閾值電壓的設(shè)計(jì)時(shí)，為了滿足高速的要求，以犧牲部分面積來(lái)提升讀電流。如果犧牲10%左右的面積，讀電流可以提升2倍左右(即pre_8T－SRAM的讀電流)。8T結(jié)構(gòu)存儲(chǔ)單元性能指標(biāo)和6T結(jié)構(gòu)存儲(chǔ)性能指標(biāo)的相關(guān)數(shù)據(jù)，如表1所示。

表1 穩(wěn)定性性能指標(biāo)

表1中，6T－SRAM是6T結(jié)構(gòu)的SRAM，作為參考結(jié)構(gòu)。8T－SRAM是提升穩(wěn)定性同時(shí)控制面積的8T結(jié)構(gòu) SRAM。pre_8T－SRAM是指在8TSRAM的基礎(chǔ)上其預(yù)充電電壓降低一個(gè)閾值電壓Vth時(shí)的SRAM。

通過(guò)數(shù)據(jù)可知，SNM的值比較差，是影響穩(wěn)定性的關(guān)鍵因素，而WM的值偏大，因此考慮犧牲部分WM來(lái)提升穩(wěn)定性是可取的。同樣，如果考慮犧牲部分面積則可以換來(lái)更快的速度。

4 結(jié)束語(yǔ)

8T存儲(chǔ)單元結(jié)構(gòu)的SRAM，性能更加優(yōu)化。不僅可以通過(guò)調(diào)節(jié)器件的尺寸取得高穩(wěn)定性，還可以在此基礎(chǔ)上調(diào)節(jié)寫位線電壓即預(yù)充電電壓，進(jìn)一步提升穩(wěn)定性。以SMIC 40nm工藝為例可以提高10%左右，甚至更高。如果考慮以改進(jìn)的穩(wěn)定性折衷為減小器件尺寸，則可以在一定程度上改善原有設(shè)計(jì)面積過(guò)大的問(wèn)題。因此調(diào)節(jié)預(yù)充電電壓帶來(lái)的優(yōu)勢(shì)值得被考慮，并可被應(yīng)用到具體的設(shè)計(jì)之中。

［1］Pilo H，Arsovski I，Batson K，Braceras G，et al.A 64Mb SRAM in 32nm High－k Metal－Gate SOI Technology with 0.7V Operation Enabled by Stability，Write－ Ability and Read － Ability Enhancements［J］.IEEE Conference Publications，2011(2):254 －256.

［2］T Suzuki，S Moriwaki，A Kawasumi，et al.0.5 － V，150 －MHz，Bulk－CMOS SRAM with Suspended Bit－Line Read Scheme［J］.IEEE Conference Publications，Sep.2010:354－357.

［3］Krishnan A.T，Reddy V，Aldrich D，et al.SRAM Cell Static Noise Margin and VMIN Sensitivity to Transistor Degradation［J］.IEEE Conference Publications，2006:1－4.

［4］Ming－Long Fan，Yu － Sheng Wu.Investigation of Cell Stability and Write Ability of FinFET Subthreshold SRAM Using Analytical SNM Model［J］.IEEE Transactions On Electron Devices，2010，57(6):1375 －1381.

［5］RKapre，K Shakeri.SRAM Variability and Supply Voltage Scaling Challenges［J］.IEEE Conference Publications，2007:23－28.

［6］Hiroyuki Yamauchi.Embedded SRAM Circuit Design Technologies for a 45nm and beyond［J］.IEEE Conference Publications，2007:1028 －1033.

［7］E Seevinck，F(xiàn) J List，J Lohstroh.Static － noise margin analysis of MOS SRAM cells［J］.IEEE J.Solid State Circuits，Oct.1987，SSC －22(5):748 －754.

［8］Jiajing Wang，Satyanand Nalam.Analyzing Static and Dynamic Write Margin for Nanometer SRAMs［J］.IEEE Conference Publications，2008 ACM/IEEE International Symposium:129－133.