適用于DBF的多通道中頻寬帶數(shù)字接收機(jī)設(shè)計(jì)

鄭 錦，王玉輝，張 晉

(1.91404 部隊(duì)，河北 秦皇島 066001;2.中國(guó)船舶重工集團(tuán)公司第七二四研究所，南京 210003)

0 引言

隨著雷達(dá)體制和集成電路的迅速發(fā)展，多通道接收機(jī)得到了越來(lái)越普遍的應(yīng)用。同時(shí)，由于數(shù)字接收機(jī)將接收到的中頻甚至射頻回波信號(hào)進(jìn)行A/D 采樣，然后進(jìn)行數(shù)字下變頻和數(shù)字濾波，使基帶信號(hào)具備了優(yōu)良的正交特性，沒(méi)有或大大減少了模擬接收機(jī)帶來(lái)的溫度漂移、增益變化或直流電平漂移，所以在多通道接收機(jī)設(shè)計(jì)中采用數(shù)字接收機(jī)設(shè)計(jì)的方案越來(lái)越多［1］。采用DBF 體制可以實(shí)現(xiàn)對(duì)波束自適應(yīng)置零和低副瓣所需幅相更優(yōu)控制、當(dāng)同時(shí)多波束時(shí)可以獲得更快的幀搜索時(shí)間;采用寬帶信號(hào)可以獲得高的距離分別率，有助于目標(biāo)識(shí)別。顯然，DBF 體制和寬帶化是相控陣?yán)走_(dá)發(fā)展的重要方向［2］。寬帶信號(hào)接收處理的工程化方法有兩種:一種使用拉伸處理(去斜）的模擬方法來(lái)接收寬帶信號(hào)［3-4］，將寬帶信號(hào)轉(zhuǎn)換為窄帶降低了對(duì)ADC 采樣率需求，但是其脈壓性能受目標(biāo)回波時(shí)延影響較大［5］，且當(dāng)系統(tǒng)對(duì)目標(biāo)高分辨探測(cè)的帶寬內(nèi)存在幅相誤差時(shí)，很難對(duì)接收數(shù)據(jù)進(jìn)行幅相均衡補(bǔ)償或?qū)Πl(fā)射信號(hào)進(jìn)行預(yù)失真處理進(jìn)行系統(tǒng)校正;另一種是數(shù)字去調(diào)頻直接采樣，而該種方法顯然避免了上述缺陷［1］，但對(duì)ADC 要求較高。為充分提高系統(tǒng)探測(cè)性能，本文選擇了后者進(jìn)行設(shè)計(jì)，通過(guò)對(duì)ADC 選型、相關(guān)電路設(shè)計(jì)和指標(biāo)試驗(yàn)等各個(gè)環(huán)節(jié)的綜合考慮，最終完成了設(shè)計(jì)。DBF 體制的多通道接收機(jī)，其幅相一致性和穩(wěn)定性是影響合成波束副瓣電平和指向精度的重要因素［6］。理論上，多通道接收機(jī)的幅相不一致性可以通過(guò)注入測(cè)試信號(hào)來(lái)校準(zhǔn)，但實(shí)際工程中受校準(zhǔn)范圍和校準(zhǔn)頻次的限制，校準(zhǔn)在時(shí)間上和能力上是有限的。因此，其幅相穩(wěn)定性和一致性成為目前多通道數(shù)字接收機(jī)研究的重點(diǎn)。

1 方案及組成

本文設(shè)計(jì)的8 通道中頻寬帶數(shù)字接收機(jī)主要包含電源電路、模數(shù)轉(zhuǎn)換電路、FPGA 電路、數(shù)據(jù)存儲(chǔ)及配置電路、光纖通訊電路、時(shí)鐘分配電路、邏輯控制與狀態(tài)監(jiān)測(cè)電路等。系統(tǒng)組成框圖如圖1所示，可根據(jù)系統(tǒng)提供的光纖指令及時(shí)鐘、觸發(fā)信號(hào)完成同時(shí)采集8通道、250 MHz中頻、最大100 MHz 帶寬或最小5 MHz帶寬的模擬信號(hào)(并可根據(jù)需要進(jìn)行通道擴(kuò)展）。將這些通道的數(shù)字化信號(hào)進(jìn)行數(shù)字下變頻(DDC）、通道幅相修正、數(shù)字波束合成(DBF）、低通濾波等數(shù)字信號(hào)預(yù)處理后通過(guò)光纖將數(shù)字基帶I/Q信號(hào)輸出，其中寬帶1個(gè)和波束，窄帶同時(shí)6波束;并且具備收發(fā)通道的邏輯控制及在線電壓、電流和溫度監(jiān)測(cè)功能。

圖1 8 通道中頻寬帶數(shù)字接收機(jī)原理框圖

1.1 時(shí)鐘分配電路的設(shè)計(jì)

DBF 體制的多通道接收機(jī)需要嚴(yán)格一致的時(shí)鐘，這樣才能統(tǒng)一多個(gè)通道時(shí)序。在本項(xiàng)目中有8 路ADC 需要同步，再加上一路提供給FPGA的全局時(shí)鐘一共需要9 路。時(shí)鐘信號(hào)分配一般有兩種方法:一種是模擬功分法:有兩種方案，方案1:微帶線設(shè)計(jì)，由于信號(hào)頻率較低、波長(zhǎng)較長(zhǎng)所以分配網(wǎng)絡(luò)比較龐大;方案2:模擬功分芯片搭建，完成一個(gè)9 功分的設(shè)計(jì)，2 功分的芯片一共需要8個(gè);另外一種是數(shù)字分配法:采用時(shí)鐘分配芯片設(shè)計(jì)。這兩種設(shè)計(jì)方法相比較而言模擬方法是無(wú)源設(shè)計(jì)，但是占用的PCB 面積都比較大;數(shù)字方法采用多路時(shí)鐘分配芯片，設(shè)計(jì)占用PCB 面積小。由于本設(shè)計(jì)用于多通道DBF 接收機(jī)，體積重量是設(shè)計(jì)中一個(gè)重要的考慮因素，所以這里選用數(shù)字方法進(jìn)行時(shí)鐘分配。時(shí)鐘分配電路的原理圖如圖2所示。

圖2 時(shí)鐘分配電路原理圖

對(duì)于時(shí)鐘分配電路的邏輯選擇，目前常用的數(shù)字時(shí)鐘邏輯標(biāo)準(zhǔn)主要有LVCMOS、LVTTL、LVDS、LVPECL等。LVCMOS 及LVTTL 本身是單端信號(hào)傳輸標(biāo)準(zhǔn)，用作時(shí)鐘信號(hào)不適于長(zhǎng)距離傳輸，并且易被干擾，附加抖動(dòng)較大;LVDS 及LVPECL 均為差分信號(hào)傳輸標(biāo)準(zhǔn)，適于距離較長(zhǎng)的傳輸，由于LVDS 較LVPECL偏置電平及壓差較小，所以LVPECL 更適于對(duì)抖動(dòng)要求更嚴(yán)格的場(chǎng)合。在本文中時(shí)鐘分配芯片選用LVPECL 邏輯的MC100LVE111，其附加隨機(jī)抖動(dòng)為0.2 ps，片內(nèi)的延遲不確定性不超過(guò)50ps，保證各個(gè)通道間的一致性，引入1 路200 MHz時(shí)鐘信號(hào)，將其分配成9 路LVPECL 差分信號(hào)后分別送給8 路ADC和FPGA，在時(shí)鐘輸入端做好終端匹配。時(shí)鐘芯片供電使用線性電源并通過(guò)穿心電容濾波，以減少供電電源引入的抖動(dòng)。提供給各路ADC的差分時(shí)鐘布線盡量保持等長(zhǎng)，這樣可以減少布線引入的各個(gè)通道間采樣時(shí)鐘的不一致性。PCB 上時(shí)鐘緩沖輸出到所有時(shí)鐘輸入之間應(yīng)該是點(diǎn)對(duì)點(diǎn)連接，走線長(zhǎng)度應(yīng)該匹配使偏差最小。每個(gè)時(shí)鐘線上的過(guò)孔數(shù)應(yīng)相同。時(shí)鐘信號(hào)要遠(yuǎn)離同層上的其他信號(hào)，至少保持四倍最小間距。時(shí)鐘電路是主要的干擾和輻射源，所以單獨(dú)安排，使其盡量遠(yuǎn)離敏感電路。

1.2 信號(hào)采集電路設(shè)計(jì)

ADC的設(shè)計(jì)是數(shù)字接收機(jī)的關(guān)鍵，它直接影響整個(gè)接收系統(tǒng)的動(dòng)態(tài)范圍和靈敏度等指標(biāo)。對(duì)ADC 芯片選擇主要的指標(biāo)有采樣率、位寬、3 dB 帶寬、信噪比(SNR）等，其中SNR 反映了對(duì)系統(tǒng)改善因子的限制。

在本文中，由于需滿足100 MHz中頻帶寬的采樣要求，所以對(duì)采樣頻率和模擬中頻計(jì)算如下:

x(t）假設(shè)是具有帶寬B=fmax－fmin的帶通信號(hào)，則根據(jù)奈奎斯特帶通采樣定理:ADC的采樣率fs必須滿足2×fmax/m≤fs≤2×(fmax－B）/(m－1），fs＞2B，其中m為任意正整數(shù);所以在本設(shè)計(jì)中選用m=3、fs=200 MHz 進(jìn)行設(shè)計(jì)，則模擬中頻頻率為250 MHz。

接收機(jī)的SNR 主要受限于模擬輸入信號(hào)頻率、時(shí)鐘信號(hào)及ADC 本身所引起的綜合孔徑抖動(dòng)［7］:

在本文中，ADC 選用ADI 公司的AD9230，位寬12 bit，最高轉(zhuǎn)換速率達(dá)250 MSPS，最大模擬輸入帶寬為780 MHz，滿足200～300 MHz的帶寬使用要求，自身孔徑抖動(dòng)為0.2 ps，功耗為400 mW左右，數(shù)字輸出為13 對(duì)差分LVDS 接口，12 對(duì)數(shù)據(jù)線，一對(duì)數(shù)據(jù)有效信號(hào)。由于系統(tǒng)的輸入信號(hào)為250 MHz中頻寬帶信號(hào)，所以選擇ADC的前端輸入電路設(shè)計(jì)為變壓器交流耦合，將模擬單端中頻信號(hào)轉(zhuǎn)為差分中頻信號(hào)。

1.3 信號(hào)預(yù)處理FPGA 設(shè)計(jì)

在進(jìn)行芯片選擇前，必須明確FPGA 需要完成的任務(wù)。根據(jù)邏輯外部接口類型、速度、數(shù)量和信號(hào)預(yù)處理所需的邏輯資源、DSP 及RAM 數(shù)量以及耗費(fèi)功率及成本進(jìn)行綜合權(quán)衡。在本文中，信號(hào)預(yù)處理FPGA 選用Xilinx 公司的Virtex5-XC5VSX95T。該芯片具有640個(gè)高速DSP處理單元和8784 kbit的高速雙口RAM，最高運(yùn)行頻率為550MHz，在其內(nèi)部可靈活實(shí)現(xiàn)DDS、DDC、FIR、FFT、DBF 等多種信號(hào)處理功能，具備640個(gè)有效IO來(lái)滿足多種電平標(biāo)準(zhǔn)可根據(jù)需要進(jìn)行靈活配置，若使用為L(zhǎng)VDS 接口其速度最高支持到1.25 Gbit/s。內(nèi)部具備System Monitor，內(nèi)部集成多路選擇器、200 kSPS ADC、溫度傳感器，能夠?qū)Χ嗦纺M信號(hào)進(jìn)行分時(shí)數(shù)字化并實(shí)時(shí)監(jiān)測(cè)FPGA 內(nèi)部溫度。它還具有16個(gè)GTP 高速串行口，支持從100 Mbit/s 到3.2 Gbit/s。

信號(hào)預(yù)處理的流程如圖3所示。首先將從8個(gè)通道采集的ADC 數(shù)據(jù)分別與FPGA 內(nèi)部的數(shù)字中頻(NCO）進(jìn)行混頻，得到混頻后的I/Q兩個(gè)通道的數(shù)據(jù);按照光纖送來(lái)的幅相修正系數(shù)進(jìn)行通道修正，修正后的各個(gè)通道數(shù)據(jù)按照DBF 系數(shù)進(jìn)行乘加運(yùn)算;再進(jìn)行FIR 低通濾波(根據(jù)不同的狀態(tài)調(diào)用各自的FIR 系數(shù)，以減少邏輯及DSP 資源的耗費(fèi)），得到所需波束的基帶I/Q 數(shù)據(jù)。將FIR 濾波置于DBF后而不在混頻后進(jìn)行處理。這與傳統(tǒng)的DDC 有所不同，主要由于上述運(yùn)算均為線性運(yùn)算，所以各個(gè)部分可以根據(jù)需要進(jìn)行位置的替換而不影響處理結(jié)果。這樣做在合成波束數(shù)量較少時(shí)可以明顯減少FPGA中DSP 占用的資源，只有當(dāng)合成波束的數(shù)量大于8個(gè)時(shí)，將FIR 置于DDC后才有優(yōu)勢(shì)。

圖3 信號(hào)預(yù)處理流程圖

1.4 光纖通訊電路

通訊電路需要滿足數(shù)字接收機(jī)與雷達(dá)信號(hào)處理主機(jī)間的大量高速數(shù)據(jù)和控制命令傳輸。根據(jù)本系統(tǒng)中數(shù)據(jù)下行傳輸?shù)囊?，需要將DBF后的16 bit /100MSPS的基帶I/Q信號(hào)傳輸?shù)叫盘?hào)處理主機(jī)，最大數(shù)據(jù)流為2*16*100 Mbit/s，高速串行數(shù)據(jù)的穩(wěn)定收發(fā)通常需要經(jīng)過(guò)編碼，在本系統(tǒng)中使用8B/10B 編碼，編碼后的最大數(shù)據(jù)流為2*16*100*8/10 Mbit/s=2*2 Gbit/s。LVDS所需路數(shù)太多，工程可用性差;同時(shí)考慮到主控FPGA 自身的GTP 支持高速串行傳輸，其最高傳輸率為3.2 Gbit/s，所以可使用GTP;傳輸介質(zhì)選用光纖，光纖可以保證數(shù)字接收機(jī)與雷達(dá)主機(jī)之間高速大容量、高可靠的遠(yuǎn)距數(shù)據(jù)傳輸，不受高能電磁場(chǎng)的影響。當(dāng)GTP 工作在2 Gbit/s時(shí)，選用兩路光纖即可滿足數(shù)據(jù)下行傳輸需求。上行數(shù)據(jù)傳輸主要是控制指令，速率很低，一路光纖即可滿足需求。選用2個(gè)Finisar 公司生產(chǎn)的雙工光收發(fā)模塊，其最高轉(zhuǎn)換速率為4.25 Gbit/s，最大傳輸距離550 m，分別用于兩路下行通道和一路上行通道。

2 測(cè)試及結(jié)果

工作頻帶內(nèi)的SNR、幅相一致性和穩(wěn)定性是多通道寬帶數(shù)字接收機(jī)的重要參數(shù)，所以對(duì)設(shè)計(jì)樣件的上述性能指標(biāo)進(jìn)行了測(cè)試。測(cè)試是在常溫、室內(nèi)條件下進(jìn)行的，測(cè)試所得結(jié)果是進(jìn)行后續(xù)系統(tǒng)設(shè)計(jì)的重要參考。

2.1 SNR測(cè)試

Agilent N5183A 型信號(hào)源提供頻率200 MHz的單頻信號(hào)作為8 通道寬帶數(shù)字接收機(jī)的工作時(shí)鐘，同樣類型的信號(hào)源提供八路模擬中頻輸入信號(hào)。采用FFT法測(cè)試ADC 輸出信號(hào)的信噪比，選取的點(diǎn)數(shù)為16384，設(shè)置信號(hào)源的頻率分別為:從200.2905273 MHz 始，以10MHz為步進(jìn)至300.2905273 MHz。測(cè)試中在各個(gè)頻點(diǎn)逐漸增加輸入信號(hào)功率，使ChipScope采集回的各通道數(shù)字信號(hào)的幅度滿足－1dBFS，導(dǎo)出當(dāng)前ChipScope中的數(shù)據(jù)并計(jì)算該頻點(diǎn)各通道的SNR［8］。樣件8個(gè)接收通道工作頻帶內(nèi)的SNR測(cè)試結(jié)果見(jiàn)圖4。

圖4 8個(gè)接收通道在工作帶內(nèi)的SNR測(cè)試結(jié)果

2.2 幅相一致性測(cè)試

圖5 通道間的同頻點(diǎn)幅度一致性測(cè)試結(jié)果

通道間的一致性是指同頻點(diǎn)多通道間幅度和相位的相似性。該處測(cè)量的是修正前的數(shù)據(jù)，直接反映了接收機(jī)的設(shè)計(jì)和加工工藝水平。選第1 通道作為參考通道，在同一輸入頻點(diǎn)上，使用FFT 法計(jì)算各通道的幅相與參考通道的幅相差。工作頻帶內(nèi)的幅度一致性見(jiàn)圖5，相位一致性見(jiàn)圖6?？梢钥闯觯ǖ篱g同頻點(diǎn)的幅度差小于±0.2 dB，相位差小于±4°。

圖6 通道間的同頻點(diǎn)相位一致性測(cè)試結(jié)果

2.3 幅相穩(wěn)定性測(cè)試

幅相穩(wěn)定性是指接收機(jī)通道的幅度、相位隨時(shí)間變化情況。只考察在1 h 內(nèi)各路接收機(jī)之間的幅相穩(wěn)定性。測(cè)試方法與2.2 相同，多次幅相測(cè)試的結(jié)果如圖7、圖8所示?？梢钥闯?，通道間的幅度和相位穩(wěn)定性很高，經(jīng)計(jì)算分別為0.01 dB(rms）和0.025°(rms）。

圖7 8個(gè)通道間的同頻點(diǎn)幅度穩(wěn)定性測(cè)試結(jié)果

圖8 8個(gè)通道間的同頻點(diǎn)相位穩(wěn)定性測(cè)試結(jié)果

3 結(jié)束語(yǔ)

本文針對(duì)DBF 體制的多通道寬帶接收設(shè)計(jì)提出了數(shù)字中頻的解決方案。該方案采用FPGA 作為整個(gè)數(shù)字接收機(jī)的主控和信號(hào)處理核心，使用多通道高速ADC 對(duì)信號(hào)進(jìn)行寬帶采樣，使用數(shù)字時(shí)鐘分配芯片給各個(gè)ADC 提供統(tǒng)一的時(shí)鐘，使用光纖作為大容量高速數(shù)據(jù)傳輸手段，解決了傳統(tǒng)設(shè)計(jì)的通道間幅相一致性和穩(wěn)定性問(wèn)題，達(dá)到了較好的DBF 接收性能。

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