多媒體終端電路設(shè)計(jì)及信號(hào)完整性分析

祝宇鴻，陳賀新

(吉林大學(xué)通信工程學(xué)院，長春130012)

目前，多媒體通信設(shè)備的應(yīng)用越來越廣泛，基于DSP設(shè)計(jì)的多媒體終端具有靈活性好、擴(kuò)展性強(qiáng)的優(yōu)點(diǎn)。同時(shí)，隨著現(xiàn)代高速電路系統(tǒng)時(shí)鐘頻率的不斷提高，信號(hào)邊沿時(shí)間不斷變小，對(duì)高速電路進(jìn)行信號(hào)完整性分析已成為高速電路設(shè)計(jì)過程中不可缺少的步驟。本文設(shè)計(jì)了DSP加上FPGA結(jié)構(gòu)的多媒體終端電路，電路具有兩路視頻輸入，一路VGA和復(fù)合視頻可選輸出，立體聲音頻輸入輸出，以太網(wǎng)通信等功能。根據(jù)信號(hào)完整性理論和項(xiàng)目要求對(duì)PCB進(jìn)行了合理布局布線，并對(duì)電路板上的高速信號(hào)進(jìn)行反射、串?dāng)_等信號(hào)完整性分析，調(diào)整信號(hào)線拓?fù)浣Y(jié)構(gòu)，優(yōu)化電路。

一些研究做了基于DM642的電路信號(hào)完整性分析［1］，但僅考慮了與SDRAM及FLASH連接的信號(hào)線，沒有說明特定的電路布局布線，且電路設(shè)計(jì)中沒有使用FPGA。

經(jīng)測(cè)試，設(shè)計(jì)的電路功能完備，性能可靠，達(dá)到了預(yù)期設(shè)計(jì)要求。

1 硬件電路設(shè)計(jì)

1.1 功能需求

多媒體終端的主要功能需求為:兩路模擬視頻輸入;一路VGA和復(fù)合視頻可選輸出;一路立體聲音頻輸入輸出;一路網(wǎng)絡(luò)通信接口;使用軟核進(jìn)行多媒體編解碼?；诖诵枨螅O(shè)計(jì)了使用DSP加上FPGA為核心的多媒體終端電路。

1.2 電路設(shè)計(jì)

設(shè)計(jì)電路包括由DSP和FPGA構(gòu)成的處理器核心控制模塊、音頻編解碼器模塊、視頻解碼模塊、視頻編碼模塊、以太網(wǎng)通信模塊、電源模塊和按鍵及燈等，電路結(jié)構(gòu)框圖如圖1所示。

圖1 多媒體終端電路結(jié)構(gòu)框圖Fig.1 Block diagram ofmu ltimedia term inal circuit

DSP采用TI公司的TMS320DM642作為實(shí)現(xiàn)音視頻采集、視頻顯示、信號(hào)處理和網(wǎng)絡(luò)通信功能的主 CPU，F(xiàn)PGA 選用 ALTERA 公司 的EP2C5F256C8N，實(shí)現(xiàn)FLASH控制和VGA與復(fù)合視頻切換功能，DM642接口與外圍連接示意圖如圖2所示。

圖2 DM 642接口與外圍連接示意圖Fig.2 Interface connection of DM 64

1.3 電路布局布線

電路板采用6層板結(jié)構(gòu)設(shè)計(jì)，使用頂層信號(hào)1/地層/信號(hào)2/信號(hào)3/電源層/底層信號(hào)4的結(jié)構(gòu)。電路設(shè)計(jì)規(guī)則設(shè)置為，最小線寬為6 mil，最小間距為5 mil，最小過孔內(nèi)徑為10 mil，外徑為15 mil，內(nèi)電層的地和電源采用輻射狀連接。

DM642為外圍七排焊盤的BGA封裝結(jié)構(gòu)，其焊盤直徑為0.45 mm，間距為0.8 mm，因此焊盤扇出時(shí)采用最外兩排焊盤直接用頂層信號(hào)1層引出，內(nèi)部的五排焊盤用底層信號(hào)4經(jīng)過孔引出(見圖3)。

圖3 DM 642焊盤扇出圖Fig.3 Fan-out of DM 642 pad

FPGA為16×16 BGA封裝，焊盤直徑為0.5 mm，焊盤間距為1mm，其焊盤扇出方式同DM642。

根據(jù)功能和結(jié)構(gòu)需求，音視頻接口和網(wǎng)絡(luò)接口布在電路板兩側(cè)，DM642位于電路板中間位置，2片SDRAM和FLASH就近置于DM642下方，而FPGA置于DSP的右上方。DSP、FPGA、SDRAM及FALSH的布局如圖4所示。圖中白色邊框?yàn)镈M642。

圖4 DM 642電路板局部照片F(xiàn)ig.4 Partial view of DM 642 PCB

2 電路板信號(hào)完整性分析方法

2.1 關(guān)鍵高速信號(hào)劃分

一般來說，關(guān)鍵信號(hào)的劃分是根據(jù)器件信號(hào)驅(qū)動(dòng)沿變化快慢、工作頻率高低和信號(hào)線長度等條件進(jìn)行變化的。

將板上高速信號(hào)分為幾類:時(shí)鐘信號(hào)、地址總線信號(hào)、數(shù)據(jù)總線信號(hào)和讀寫控制信號(hào)。電路板上的高速區(qū)域集中在DM642、SDRAM、FLASH及FPGA之間的數(shù)據(jù)存取部分，所以把DM642的時(shí)鐘線、地址線和數(shù)據(jù)線作為要分析的關(guān)鍵信號(hào)，進(jìn)行信號(hào)完整性分析。

2.2 參數(shù)計(jì)算

電路板上頂層和底層的高速信號(hào)線為微帶線，其特性阻抗［2］為

式中:Z0是特性阻抗;W是線寬;T是印制板厚度;H是信號(hào)線與參考平面的間距;εr是印制板介電常數(shù)。公式在線寬W為5～15 mil范圍內(nèi)有效。

由式(1)可知，電路板的特性阻抗是隨著走線層、線寬和印制板厚度而變化的。而且走線的方式和走線的過孔數(shù)量均會(huì)對(duì)信號(hào)完整性產(chǎn)生影響。

圖5 上升下降過渡時(shí)間電壓參考電平Fig.5 Rise and fall transition time voltage reference levels

由芯片參數(shù)可知，式中:VH=2 V，VL=0.8 V，Vref= 1.5 V，主時(shí)鐘信號(hào)的t0+t1≤5 ns。由式(2)可得

按照?qǐng)D5，得到電壓和時(shí)間公式為

變換成對(duì)CDSP的函數(shù)為

ECLKIN、CLKOUT6、CLKOUT4等DSP主要信號(hào)的上升下降過渡時(shí)間計(jì)算方法相同。同樣可計(jì)算出各個(gè)信號(hào)的上升飛行時(shí)間和下降飛行時(shí)間及有效高電平和有效低電平。

3 信號(hào)完整性分析

設(shè)置各項(xiàng)仿真參數(shù)，并導(dǎo)入電路各個(gè)器件的IBIS模型，進(jìn)行信號(hào)完整性分析。

3.1 反射分析

以TED6數(shù)據(jù)線為例，進(jìn)行反射分析。當(dāng)DM642作為數(shù)據(jù)輸出端，未使用串接阻排時(shí)，反射波形如圖5(a)所示;加入50Ω串接阻排時(shí)，反射波形如圖5(b)所示?？梢娢醇哟幼枧艜r(shí)過沖和欠沖大，反射現(xiàn)象很嚴(yán)重，產(chǎn)生了振鈴，而加入阻排后反射影響明顯改善。

圖6 反射波形Fig.6 Wave of reflection

3.2 串?dāng)_分析

選擇ECLKIN時(shí)鐘線和TEA19地址線進(jìn)行分析，TEA19上的信號(hào)受到的干擾如圖7所示。

由圖7可見，TEA19地址線信號(hào)受到了時(shí)鐘信號(hào)ECLKIN的干擾。將ECLKIN由原來的頂層信號(hào)1層走線改到信號(hào)2層(內(nèi)層)走線，并拉大ECLKIN時(shí)鐘線和TEA19地址線的距離，再次經(jīng)串?dāng)_分析，得到的串?dāng)_波形如圖7(b)所示。從圖中可以看到，地址線 TEA19上的信號(hào)受到ECLKIN的串?dāng)_影響已明顯減小。

圖7 地址線上的串?dāng)_Fig.7 Crosstalk on address line

4 實(shí)驗(yàn)結(jié)果分析

使用串接電阻排的方式可改善由于反射引起的過沖、欠沖和振鈴等影響。本文對(duì) TEA4、TEA5、TEA6和TEA7等地址線采取了終端串接的方法，實(shí)驗(yàn)驗(yàn)證，在本電路拓?fù)浣Y(jié)構(gòu)下，使用50 Ω串接電阻能明顯改善信號(hào)反射的影響。信號(hào)反射改善情況如表1所示。

表1 地址線反射改善Table 1 Reducing reflection of address bus

由表1可見，串接阻排后，上升沿過沖、欠沖和下降沿過沖、欠沖均由原來的幾百mV減小到幾十mV。

經(jīng)過實(shí)驗(yàn)，數(shù)據(jù)總線的結(jié)果與地址總線相似，因此實(shí)際電路中統(tǒng)一使用50Ω阻排。設(shè)計(jì)中還做了時(shí)鐘、數(shù)據(jù)線和地址線間的串?dāng)_分析，通過改變走線的拓?fù)浣Y(jié)構(gòu)和走線的板層、線長等，優(yōu)化了電路。電路板經(jīng)調(diào)試證明，電路功能完備，性能可靠，達(dá)到預(yù)期設(shè)計(jì)要求。

5 結(jié)論

設(shè)計(jì)了由DSP和FPGA構(gòu)成的處理器核心控制模塊、音頻編解碼器模塊、視頻解碼模塊、視頻編碼模塊、以太網(wǎng)通信模塊和電源模塊等組成的多媒體終端電路。對(duì)PCB上的高速信號(hào)進(jìn)行了劃分，并進(jìn)行了反射、串?dāng)_等分析，通過使用串接電阻、調(diào)整信號(hào)線拓?fù)浣Y(jié)構(gòu)和走線，優(yōu)化了電路。對(duì)進(jìn)行高速信號(hào)電路板設(shè)計(jì)，此多媒體終端電路的設(shè)計(jì)方法有參考和借鑒意義。

［1］張浩，王睿，高坤.基于信號(hào)完整性的DSP視頻處理系統(tǒng)設(shè)計(jì)［J］.儀器儀表學(xué)報(bào)，2009，30(6):284－287.

Zhang Hao，Wang Rui，Gao Kun.Simulation and design for DSP video processing system based on signal integrity analysis［J］.Chinese Journal of Scientific Instrument，2009，30(6):284－287.

［2］Mark I Montrose.Printed circuit board design techniques for EMC compliance［M］.USA:Wiley－IEEE Press，2000:66－67.

［3］TMS320DM642.Video/imaging fixed－point digital signal processor(Rev D)［EB/OL］.［2010－10－10］. (2012－04－10). http://www. ti. com/product/ sm320dm642－ep.

［4］Ti Inc.Using IBISmodels for timing analysis(Rev A)［EB/OL］.［2003－04］.(2012－04－10).http://www.ti. com/general/docs/lit/getliterature.tsp baseLiterature－Number=SPRA839＆fileType=pdf.