極低電源電壓和極低功耗的亞閾值SRAM存儲(chǔ)單元設(shè)計(jì)

柏 娜 馮 越 尤肖虎 時(shí)龍興

(1東南大學(xué)國家專用集成電路系統(tǒng)工程技術(shù)研究中心,南京 210096)

(2安徽大學(xué)電子信息工程學(xué)院,合肥 230601)

(3東南大學(xué)移動(dòng)通信國家重點(diǎn)實(shí)驗(yàn)室，南京 210096)

亞閾值區(qū)域電路是一種新興的低功耗技術(shù)．該技術(shù)通過極大限度地降低系統(tǒng)電源電壓至MOS晶體管亞閾值區(qū)域(VddVth)完全不同的電氣特性．很多能夠在常規(guī)電源電壓條件下正常工作的功能模塊在亞閾值區(qū)域很可能功能失效(如存儲(chǔ)單元)．為解決該問題,一些研究人員[1-3]提出了能夠在器件亞閾值區(qū)域工作的SRAM存儲(chǔ)單元．需要指出的是,隨著電源電壓的降低,靜態(tài)泄漏電流在整體電流中所占比例急劇增加．同時(shí),隨著半導(dǎo)體器件集成度的提高,特征尺寸的不斷縮小,也必然引起靜態(tài)泄漏電流的增加[4]．泄漏功耗在總功耗中所占比重越來越大．特別是針對(duì)SRAM大容量模塊而言,其組成晶體管數(shù)量眾多,存儲(chǔ)體泄漏功耗將迅速增加．限制SRAM存儲(chǔ)單元的泄漏電流就顯得極其重要．如何在保證存儲(chǔ)體設(shè)計(jì)性能的同時(shí)降低各存儲(chǔ)單元泄漏電流,成為SRAM存儲(chǔ)體設(shè)計(jì)的重要研究方向之一[5]．文獻(xiàn)[6]針對(duì)常規(guī)電源電壓條件下SRAM的工作狀態(tài)提出降低其靜態(tài)泄漏電流的設(shè)計(jì)方案．但目前幾乎所有的亞閾值設(shè)計(jì)均沒有涉及限制亞閾值存儲(chǔ)單元泄漏電流的研究．這在一定程度上限制了設(shè)計(jì)者從亞閾值設(shè)計(jì)中進(jìn)一步獲得功耗優(yōu)勢(shì)．為了解決該問題，本文提出了一款可以工作在200 mV電源電壓條件下的具有自適應(yīng)泄漏電流切斷機(jī)制的亞閾值SRAM存儲(chǔ)單元．

1 亞閾值SRAM存儲(chǔ)單元設(shè)計(jì)

SRAM的芯片面積和電學(xué)特性很大程度上依賴于存儲(chǔ)單元的組成結(jié)構(gòu)和工藝指標(biāo)．為滿足高集成度要求,存儲(chǔ)單元各組成晶體管普遍采用最小尺寸設(shè)計(jì),這種設(shè)計(jì)方式使得各組成晶體管更易受工藝偏差的影響．在亞閾值區(qū)域時(shí)，由于噪聲容限迅速降低,各種外界干擾和工藝偏差更會(huì)嚴(yán)重惡化小幾何尺寸晶體管(特別是SRAM單元)的閾值電壓Vth的穩(wěn)定性．驅(qū)動(dòng)電流和閾值電壓的指數(shù)級(jí)關(guān)系使得單純的調(diào)節(jié)晶體管尺寸滿足良率需求的方式已不再適用．因此,存儲(chǔ)單元結(jié)構(gòu)設(shè)計(jì)成為亞閾值存儲(chǔ)電路平衡讀寫操作、協(xié)調(diào)各失效率、滿足設(shè)計(jì)良率要求的關(guān)鍵．驅(qū)動(dòng)電流和閾值電壓的指數(shù)級(jí)關(guān)系如下:

(1)

式中,n為亞閾值擺幅參數(shù);η為DIBL系數(shù);γ為體效應(yīng)系數(shù)；VT為熱電壓,VT=kT/q,其值在室溫下約為26 mV;Isub0是VGS=Vth,W/L=1條件下獲得的特定電流;VGS為柵源電壓;VDS為漏源電壓;VSB為源體電壓．

圖1 帶自適應(yīng)限制泄漏電流機(jī)制的存儲(chǔ)單元電路及其控制信號(hào)

本設(shè)計(jì)的可讀性由緩沖電路(N5～N7和N6～N8)保證．緩沖電路可以在讀操作過程中保護(hù)該存儲(chǔ)單元內(nèi)存儲(chǔ)的信息不被破壞,進(jìn)而擴(kuò)展其讀靜態(tài)噪聲容限．自適應(yīng)泄漏電流關(guān)斷管可以根據(jù)存儲(chǔ)單元的操作瞬態(tài)動(dòng)態(tài)地限制泄漏電流．為了保證在各工藝角下的穩(wěn)定性并且減少動(dòng)態(tài)操作(讀/寫操作)和靜態(tài)操作時(shí)的泄漏電流,本設(shè)計(jì)采用可配置的控制字信號(hào),如圖1(b)所示．可配置的外部控制字線信號(hào)WL,WWL同時(shí)保證了本設(shè)計(jì)的可寫性．上述結(jié)構(gòu)使得本設(shè)計(jì)可以全部采用最小尺寸的晶體管以滿足存儲(chǔ)電路面積的約束,如表1所示．

表1 與其他文獻(xiàn)中亞閾值存儲(chǔ)單元的比較

2 自適應(yīng)限制泄漏電流原理

自適應(yīng)限制泄漏電流的原理是:亞閾值區(qū)域MOS晶體管的驅(qū)動(dòng)電流隨著VGS和晶體管的閾值電壓Vth的差(器件過驅(qū)動(dòng)電壓)呈指數(shù)級(jí)變化,如式(1)所示．下面以寫操作為例,描述本設(shè)計(jì)的自適應(yīng)限制泄漏電流原理．

圖2 寫信號(hào)“0”至點(diǎn)的瞬態(tài)波形

晶體管的閾值電壓計(jì)算公式如下:

(2)

式中,Vth0是襯底偏壓為“0”時(shí)的閾值電壓;VSB為源體偏置;2φF為表面勢(shì)．

由式(2)可看出,若晶體管的源體(源極相對(duì)于襯底)電壓小于“0”(VSB≠0),則|Vth|VSB≠0>|Vth|VSB=0，即該存儲(chǔ)單元在寫操作瞬間正常工作．一旦寫操作完成,P3的漏源電流就隨著|Vth|P3的增長(zhǎng)呈指數(shù)級(jí)降低．同時(shí),P4的VGS從“0”變?yōu)橐粋€(gè)正值．根據(jù)式(1),P4的漏源電流也隨VGS的增加呈指數(shù)級(jí)降低(對(duì)于PMOS晶體管開啟狀態(tài)要求VGS

圖3 讀、寫和保持操作的模擬波形

綜上所述,自適應(yīng)切斷管P3和P4可根據(jù)本設(shè)計(jì)的操作瞬態(tài),動(dòng)態(tài)地調(diào)整自身的運(yùn)行狀態(tài)進(jìn)行限制泄漏電流的操作．在自適應(yīng)限制泄漏電流的操作過程中,既無需額外附加輔助開關(guān)管幫助系統(tǒng)進(jìn)入泄漏電流關(guān)斷模式,也沒有在位線上引入額外的負(fù)載,因此本文設(shè)計(jì)的亞閾值存儲(chǔ)單元在獲得泄漏電流降低的同時(shí)對(duì)動(dòng)態(tài)功耗和讀取時(shí)間無任何損耗．

3 仿真驗(yàn)證

3.1 寫操作

在亞閾值區(qū)域,由于晶體管開啟和關(guān)斷電流比(Ion/Ioff)較小、負(fù)載電容大以及受工藝偏差的影響較大,因此如何確保足夠的寫操作裕度成為SRAM設(shè)計(jì)的一個(gè)難點(diǎn)．文獻(xiàn)[11]通過在寫操作過程中關(guān)斷存儲(chǔ)體的電源電壓來提高寫操作能力．但是,這也降低了其他未被選中存儲(chǔ)單元在保持?jǐn)?shù)據(jù)階段的穩(wěn)定性．文獻(xiàn)[9]中采用反向短溝道技術(shù)增加MOS晶體管的驅(qū)動(dòng)電流,考慮到存儲(chǔ)體的大容量應(yīng)用領(lǐng)域,該方法引入的大面積消耗十分嚴(yán)重．故本文采用增強(qiáng)的WL和WWL來替代門控電源技術(shù)和反向短溝道技術(shù)[9,11]．相應(yīng)的偽寫(pseudo-write)問題可采用外圍輔助邏輯來避免[12-13]．

圖4 往點(diǎn)寫“0”的瞬態(tài)波形

3.2 讀操作

在亞閾值區(qū)域,采用單端讀出結(jié)構(gòu)的存儲(chǔ)單元的讀位線擺幅易受工藝偏差的影響,這使得后續(xù)邏輯部件很難識(shí)別出正確信號(hào),導(dǎo)致設(shè)計(jì)失效．為解決該問題,本設(shè)計(jì)采用差分讀出方式．

3.3 保持?jǐn)?shù)據(jù)

在保持操作期間,WL被置為“0”,WWL被上拉至250 mV．在此過程中,N3和N4處于開啟狀態(tài)．這樣根據(jù)存儲(chǔ)單元具體的存儲(chǔ)信息,N3～N7或N4～N8將形成一個(gè)到地的直流通路,增強(qiáng)存有“0”節(jié)點(diǎn)的拉低電位能力．相應(yīng)地,也保證了本設(shè)計(jì)的保持靜態(tài)噪聲容限．

圖5給出了在相同條件下,10T[7]和本設(shè)計(jì)保持靜態(tài)噪聲容限的1 000次蒙特卡羅分析結(jié)果．從圖5中可看出,與10T[7]存儲(chǔ)單元相比,本設(shè)計(jì)的保持靜態(tài)噪聲容限更具優(yōu)越性．這是因?yàn)樵诒３植僮鲿r(shí),由于N3～N7或N4～N8所形成的一個(gè)下拉直流通路,使得本設(shè)計(jì)即使在存儲(chǔ)單元最差工藝角(FNSP)的情況下,仍能保證較好的保持靜態(tài)噪聲容限．

圖5 10T[7]存儲(chǔ)單元與本設(shè)計(jì)保持靜態(tài)噪聲容限比較

3.4 存儲(chǔ)單元靜態(tài)泄漏電流和動(dòng)態(tài)操作電流比較

圖6給出了在充分考慮工藝偏差和器件失配的條件下,10T[7]，ST[8]和本設(shè)計(jì)的靜態(tài)泄漏電流和動(dòng)態(tài)操作電流的分布．從圖6中可看出,本設(shè)計(jì)的靜態(tài)泄漏電流均值分別比10T[7]和ST[8]存儲(chǔ)單元的靜態(tài)泄漏電流的均值小9.0%和55.59%．10T[7]和ST[8]存儲(chǔ)單元的動(dòng)態(tài)有效平均電流分別為592.845 pA和224.567 pA．

圖6 10T[7],ST[8]和本設(shè)計(jì)存儲(chǔ)單元靜態(tài)泄漏電流和動(dòng)態(tài)操作電流的比較(總采樣次數(shù)為1 000)

本設(shè)計(jì)在200 mV時(shí)動(dòng)態(tài)有效平均電流為154.619 pA,明顯小于文獻(xiàn)[7-8]中的存儲(chǔ)單元．這充分證明了相比于10T[7]的存儲(chǔ)單元僅能減少靜態(tài)操作時(shí)的泄漏電流,本設(shè)計(jì)能夠同時(shí)減少動(dòng)態(tài)操作和靜態(tài)操作時(shí)的泄漏電流．與10T[7]和ST[8]存儲(chǔ)單元相比,本設(shè)計(jì)具有以下特點(diǎn):① 靜態(tài)操作時(shí)泄漏電流的標(biāo)準(zhǔn)方差分別減少了90.0%和30.38%;② 動(dòng)態(tài)操作時(shí)泄漏電流的標(biāo)準(zhǔn)方差分別減少了21.11%和58.78%．這說明,同樣是亞閾值存儲(chǔ)單元設(shè)計(jì),本設(shè)計(jì)具有更好的工藝魯棒性．

4 版圖設(shè)計(jì)和測(cè)試

本文采用全定制實(shí)現(xiàn)方式,采用IBM 130 nm 工藝實(shí)現(xiàn)了一款256×32 bit的亞閾值存儲(chǔ)陣列．整體面積為141.4 μm×352.6 μm,如圖7所示．圖8給出了200 mV電源電壓條件下,存儲(chǔ)陣列讀、寫、保持操作的波形．

圖9給出了本設(shè)計(jì)的存儲(chǔ)陣列在不同電源電壓條件下的最大工作頻率和能耗．圖9中,在電源電壓為200 mV條件下本設(shè)計(jì)的最大工作頻率可達(dá)138 kHz．采用每周期翻轉(zhuǎn)率為50%的隨機(jī)輸入向量進(jìn)行功耗測(cè)試,可以得出在電源電壓為200 mV時(shí),本設(shè)計(jì)的總功耗(包括靜態(tài)和動(dòng)態(tài)功耗)是0.13 μW,為常規(guī)六管存儲(chǔ)單元功耗的1.16%．

表2比較了本設(shè)計(jì)與常規(guī)存儲(chǔ)單元及文獻(xiàn)[7-8,13]中各存儲(chǔ)單元的性能指標(biāo)．

圖7 亞閾值存儲(chǔ)陣列的芯片照片(單位：μm)

圖8 200 mV電源電壓下存儲(chǔ)陣列的工作波形圖

圖9 亞閾值存儲(chǔ)陣列在不同電源電壓條件下的能耗和最大工作頻率

5 結(jié)語

本文提出了一款能夠在200 mV電源電壓條件下正常工作的具有自適應(yīng)泄漏電流切斷機(jī)制的亞閾值存儲(chǔ)單元．本設(shè)計(jì)在不提高動(dòng)態(tài)功耗與不增加性能損失的前提下,可同時(shí)降低動(dòng)態(tài)操作(讀/寫操作)和靜態(tài)操作時(shí)的泄漏電流,極大地降低了電路功耗．與10T[7]和ST[8]的亞閾值SRAM存儲(chǔ)單元相比,本設(shè)計(jì)的存儲(chǔ)單元具備更好的工藝魯棒性和更低的泄漏功耗．與常規(guī)六管存儲(chǔ)單元相比,本設(shè)計(jì)的功耗僅為六管存儲(chǔ)單元功耗的1.16%．

表2 本設(shè)計(jì)與常規(guī)存儲(chǔ)單元及文獻(xiàn)中存儲(chǔ)單元的性能比較

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[1]Lutkemeier S, Jungeblut T, Berge H K O, et al. A 65 nm 32 b subthreshold processor with 9T multi-Vt SRAM and adaptive supply voltage control [J].IEEEJournalofSolid-StateCircuits, 2013,48(1): 8-19.

[2]Makosiej A, Thomas O, Vladimirescu A, et al. Stability and yield-oriented ultra-low-power embedded 6T SRAM cell design optimization [C]//Design,Automation&TestinEuropeConference&Exhibition. Dresden, Germany, 2012: 93-98.

[3]Tu Ming-Hsien, Lin Jihi-Yu, Tsai Ming-Chien, et al. A single-ended disturb-free 9T subthreshold SRAM with cross-point data-aware write word-line structure, negative bit-line, and adaptive read operation timing tracing [J].IEEEJournalofSolid-StateCircuits, 2012,47(6): 1469-1482.

[4]Eid S T, Whately M, Krishnegowda S. A microcontroller-based PVT control system for a 65nm 72Mb synchronous SRAM [C]//2010IEEEInternationalSolid-StateCircuitsConferenceDigestofTechnicalPapers. San Jose, CA, USA, 2010: 184-185.

[5]Chen Jinhui, Clark L T, Chen Tai-Hua. An ultra-low-power memory with a subthreshold power supply voltage [J].IEEEJournalofSolid-StateCircuits, 2006,41(10): 2344-2353.

[6]Lakshminarayanan S, Joung J, Narasimhan G, et al. Standby power reduction and SRAM cell optimization for 65nm technology [C]//QualityofElectronicDesign. Kuala Lumpur, Malaysia, 2009: 471-475.

[7]Chang I J, Kim J J, Park S P, et al. A 32 kb 10T sub-threshold SRAM array with bit-interleaving and differential read scheme in 90 nm CMOS [J].IEEEJournalofSolid-StateCircuits, 2009,44(2): 650-658.

[8]Kulkarni J P, Kim K, Roy K. A 160 mV robust Schmitt trigger based subthreshold SRAM [J].IEEEJournalofSolid-StateCircuits, 2007,42(10): 2303-2313.

[9]Kim Tae-Hyoung, Liu J, Kim C H. An 8T subthreshold SRAM cell utilizing reverse short channel effect for write margin and read performance improvement [C]//CustomIntegratedCircuitsConference. San Jose, CA, USA, 2007: 241-244.

[10]Bo Z, Hanson S, Blaauw D, et al. A variation-tolerant sub-200 mV 6-T subthreshold SRAM [J].IEEEJournalofSolid-StateCircuits, 2008,43(10): 2338-2348.

[11]Verma N, Chandrakasan A P. A 256 kb 65 nm 8T subthreshold SRAM employing sense-amplifier redundancy [J].IEEEJournalofSolid-StateCircuits, 2008,43(1): 141-149.

[12]Kim Tae-Hyoung, Liu J, Keane J, et al. A 0.2 V, 480 kb subthreshold SRAM with 1k cells per bitline for ultra-low-voltage computing [J].IEEEJournalofSolid-StateCircuits, 2008,43(2): 518-529.

[13]Kushida K, Suzuki A, Fukano G, et al. A 0.7V single-supply SRAM with 0.495 μm2cell in 65 nm technology utilizing self-write-back sense amplifier and cascaded bit line scheme [C]//SymposiumonVLSICircuits. Hawaii, USA, 2008: 46-47.