應用于電流型數(shù)模轉(zhuǎn)換器的積分非線性誤差優(yōu)化方法

傅文淵，凌朝東

（1.華僑大學 信息科學與工程學院，福建 廈門361021；2.廈門市專用集成電路系統(tǒng)重點實驗室，福建 廈門 361008）

應用于電流型數(shù)模轉(zhuǎn)換器的積分非線性誤差優(yōu)化方法

傅文淵1，2，凌朝東1，2

（1.華僑大學 信息科學與工程學院，福建 廈門361021；2.廈門市專用集成電路系統(tǒng)重點實驗室，福建 廈門 361008）

提出一種新型積分非線性優(yōu)化方法，即在電流源上分別并聯(lián)兩組控制信號與原電流源的控制信號相反的輔助偽差分共源共柵MOS管，其電流源產(chǎn)生一個與原共源共柵電流源相反的積分非線性偏差，極大減小數(shù)模轉(zhuǎn)換器的積分非線性和開關(guān)毛刺現(xiàn)象.仿真結(jié)果表明，優(yōu)化后的積分非線性減少96%，數(shù)模轉(zhuǎn)化器的有效轉(zhuǎn)換位數(shù)增加了2.1bit，無雜散動態(tài)諧波范圍增加了15dB；未優(yōu)化前的積分非線性設計與Monte Carlo仿真結(jié)果有500%的偏差，而優(yōu)化后的偏差僅為60%.

數(shù)模轉(zhuǎn)換器；電流型；積分非線性；電流源

近年來，隨著電子通訊市場的快速發(fā)展，尤其是物聯(lián)網(wǎng)的提出，以及數(shù)字高清音視頻和3G無線通訊網(wǎng)絡的開發(fā)應用，極大提高了對數(shù)模轉(zhuǎn)換器（digital－to－analog converter，DAC）精度和速度的要求［1-2］.影響數(shù)模轉(zhuǎn)換器性能，主要有時鐘抖動、毛刺、有限輸出阻抗、電流源隨機偏差［3-5］，而有限輸出阻抗是決定轉(zhuǎn)換器動態(tài)特性和靜態(tài)特性的關(guān)鍵的因素之一.電流型數(shù)模轉(zhuǎn)換器是電流源在輸出端電流相加而形成的，所以電流源的準確程度直接影響轉(zhuǎn)換器的性能.電流源的準確程度受制于以下3個因素：1）電流源由集成電路工藝偏差而造成的失配；2）高速信號傳輸使高頻的噪聲會通過電容耦合到電流源晶體管的柵上，從而影響電流源的準確程度；3）加載在電流源柵極上控制信號的不同步而引起的低頻干擾.積分非線性（integral nonlinearity，INL）是實際和理想的有限精度特性在轉(zhuǎn)移特性曲線垂直方向上的最大值.文獻［6］用Monte Carol來分析器件失配對積分非線性的影響，這在高精度數(shù)模轉(zhuǎn)換器設計中是非常耗時的.文獻［7］為數(shù)模轉(zhuǎn)換器建立了準確的統(tǒng)計模型，描述速度、精度和單位電流標準差之間的關(guān)系，但其設計非常繁瑣，效率較低.文獻［8］采用主從數(shù)模轉(zhuǎn)換器設計，消除三階互調(diào)（third－order intermodulation，IM3）的諧波能量，增大輸出阻抗而減小積分非線性.本文從積分非線性原理出發(fā)，提出一種適用于電流型數(shù)模轉(zhuǎn)換器的積分非線性優(yōu)化方法.

1 理論分析

圖1為電流型數(shù)模轉(zhuǎn)換器的系統(tǒng)行為模型.圖1中：I，Rm和Rl分別代表單位電流源的電流、輸出阻抗和負載阻抗；clk和nclk代表電流源柵極控制時鐘信號；D1，D2，…，DN代表單位電流源的序列號，N為單位電流源總的個數(shù).對于n位數(shù)模轉(zhuǎn)換器來說，共有N＝2n－1個單位電流源，則由圖1可得積分非線性的表達式［9］為

圖1 電流型DAC系統(tǒng)圖Fig.1 System diagram of current DAC

電流源采用共源共柵結(jié)構(gòu)增加輸出電阻，通過差分開關(guān)來選通電流源到輸出以形成位電流.要使電流失配最小，必須使過驅(qū)動電壓達到最大，但過驅(qū)動電壓的最大化受制于供電電壓源的限制（必須使所有晶體管工作在飽和區(qū)），同時使芯片面積增大.差分輸出可以有效避免數(shù)模轉(zhuǎn)換器信號頻譜中的二次諧波能量，提高總諧波失真（THD）和無雜散動態(tài)諧波范圍（SFDR）.對于圖1，令Rmx1＝1，Rlx2＝1，Rnx3＝1，則其差分輸出電壓和積分非線性分別為

比較式（1）和式（3）可知，式（1）中當數(shù)字碼為0或者N時，積分非線性為0，而（3）中積分非線性為0的情形是數(shù)字碼為0，N／2和N.即采用差分輸出，積分非線性為0的情形是單輸出的1.5倍.當輸出阻抗趨于無窮大時，式（1）和式（3）趨于0，因此非線性誤差也趨于0.當電源壓降在25%范圍內(nèi)變化時，電流源的每個MOS管的過驅(qū)動電壓將不斷變化，柵極控制信號劇烈變化，引起電流源輸出阻抗急劇變化，積分非線性增大.

2 積分非線性優(yōu)化方法

基于上述理論分析，針對電流型DAC提出一種新型的INL線性優(yōu)化方法，其優(yōu)化電路如圖2所示.圖2中：M1，M2，M3和 M4是電流源；M5，M6，M7和 M8，M9，M10是輔助共源共柵MOS管.圖2是在圖1的每個電流源上，分別并聯(lián)兩組控制信號與原電流源的控制信號相反的輔助偽差分共源共柵MOS管.在任意時刻tj，數(shù)模轉(zhuǎn)換器有j個電流源和N－j個輔助共源共柵MOS管同時開啟，輔助共源共柵MOS管產(chǎn)生一個與原共源共柵電流源相反的積分非線性偏差，兩者綜合可以極大地減小積分非線性誤差.

從圖2可知，M7和M10采用偽差分開關(guān)，能以最小的建立時間迅速切換，實現(xiàn)電路的控制信號和轉(zhuǎn)換器的模擬部分之間良好的隔離.當反向偽差分管處于關(guān)閉狀態(tài)時，要避免差分開關(guān)管同時關(guān)閉，信號下降的速度小于上升的速度，提高差分信號的交叉點.MOS管在器件導通時，其源極和漏極之間沒有內(nèi)在的直流漂移電壓，而MOS管的控制通道和信號通道之間阻抗非常高，因此沒有直流電流流過.

由于開關(guān)M3，M4是對稱結(jié)構(gòu)，若柵信號完美反相，兩對開關(guān)對節(jié)點的影響正好抵消 .但是為了差分開關(guān)不同時關(guān)閉，要求上升信號加快到達高電平，這會在開關(guān)管的源端產(chǎn)生明顯的電壓跳變，導致開關(guān)對M3和M4的CGS，CGD流過一個瞬時電流.由于開關(guān)漏端是電流源的輸出端，因此CGD流過的電流直接導致輸出出現(xiàn)毛刺.在M3和M4基礎(chǔ)上增加M7和M10的互補開關(guān)，可以減少毛刺現(xiàn)象.當柵信號上升時，寄生電容會有流向開關(guān)的源、漏的電流，輸出理應有正的毛刺；但柵信號上升比下降速度快，且流入的空穴會因為另一個開關(guān)加速打開而被抽取過去，因此沒有明顯負的毛刺.

圖2 積分非線性優(yōu)化電路Fig.2 Optimization circuit of integral non－linear

由于M5和M6形成一個共源共柵MOS管，它通過的工作電流一定，因此漏端電壓變化引起交叉節(jié)點電壓變化非常小，電流鏡輸出毛刺大大減小.同時，單位電流源輸出電阻將增加μnCOX（W／L）（VGS－VTH）Rm倍，改善了數(shù)模轉(zhuǎn)換器輸出線性度，減小了積分非線性.

圖3為圖2的系統(tǒng)行為級等效電路 .圖3中：j為轉(zhuǎn)換的數(shù)字碼；I為單位電流源通過的電流；Ix為輔助偽差分共源共柵電流源通過的電流.進行數(shù)學代換p＝Nx1＋x2，q＝Nx3＋x2，t＝pq（Ix＋I）／（（Ixp－Iq）（pq）），則差分輸出電壓為

圖3 差分輸出的行為級等效電路Fig.3 Equivalent circuit of differential behavioral output

因此，經(jīng)化簡可得

由于x2?x1，x2?x3，x1－x3?Nx3＋x2，也就是（p－q）／（Nq）?1，故式（6）可化簡為

由式（6）可知，當p＝q時，即電流源的輸出阻抗等于輔助偽差分共柵電流源的輸出阻抗，INL（j）＝0，數(shù)模轉(zhuǎn)換器無非線性失真.在數(shù)模轉(zhuǎn)換器電流源的設計中，也必須使得Rm與Rn盡量相等 .由于式（6）為p，q的弱相關(guān)二次函數(shù)，因此INL（j）接近于0.做定量分析，設p＝m·q，則有

由式（8），（9）可知，當m＝1和m＝0.5時，積分非線性都隨著輸入數(shù)字碼的增加而增加；當m為1時，式（8）為j的弱函數(shù)；當m＞1時，積分非線性隨著輸入數(shù)字碼的增加而增大；當1＜m＜0.5時，積分非線性隨著輸入數(shù)字碼的減小而增大 .因此，p接近q時，積分非線性的變化接近于0.

3 仿真實驗

針對提出的方法，采用0.25μm MM－RF CMOS工藝進行仿真實驗.實驗的計算機硬件主要性能指標：Pentium Dual－Core T4200（2.00GHz）的CPU；2.00GB的 RAM；320GB的硬盤；計算機軟件為MATLAB 7.6，LINUX HSPICE；集成芯片測試儀等.分別采用單位共源共柵電流源和輔助偽差分共源共柵電流源設計10位數(shù)模轉(zhuǎn)換器，其積分非線性波形如圖4所示 .圖4中：10位電流型數(shù)模轉(zhuǎn)換器的差分輸出阻抗為100Ω，滿量程輸出電流為20mA，積分非線性最大為0.2LSB（最低有效位，下同）；通過單位共源共柵電流源的電流I為19.5μA，通過輔助偽差分共源共柵電流源的電流Ix為12.5μA.

圖4 數(shù)模轉(zhuǎn)換器優(yōu)化前后的積分非線性波形圖Fig.4 Before and after optimized INL waveform for DAC

實驗表明，采用單位共源共柵電流源設計的10位數(shù)模轉(zhuǎn)換器，其積分非線性誤差I(lǐng)NLmax為0.18 LSB，而采用輔助偽差分共源共柵電流源設計的10位數(shù)模轉(zhuǎn)換器，其優(yōu)化前后的積分非線性誤差I(lǐng)NLmax分別為0.12，0.004 8LSB.

數(shù)模轉(zhuǎn)換器優(yōu)化前后的無雜散動態(tài)諧波范圍的仿真波形圖，如圖5所示 .從圖5可知，時鐘采樣速率為400MHz，輸入信號頻率為39.843 75MHz，優(yōu)化后的SFDR提高了15dB，同時轉(zhuǎn)換器的有效位數(shù)也有較大的提高.優(yōu)化前的有效轉(zhuǎn)換位數(shù)（effective number of bits，ENOB）為7.876 4bit，輔助偽差分共源共柵電流源的ENOB為7.234 6bit，優(yōu)化后的ENOB為9.992 7bit，提高了2.116 3bit.

圖5 數(shù)模轉(zhuǎn)換器的SFDR仿真波形圖Fig.5 SFDR simulation waveform of DAC

圖6 數(shù)模轉(zhuǎn)換器的積分非線性 Monte Carlo仿真Fig.6 INL Monte Carlo simulation for DAC

電流型數(shù)模轉(zhuǎn)換器積分非線性的蒙特卡羅（Monte Carlo）仿真結(jié)果，如圖6所示.圖6仿真了20萬個點，單位電流源的偏差為0%～0.1%，優(yōu)化前后的仿真INLmax分別為0.9，0.008LSB.由于采用相同的初始條件進行Monte Carlo仿真測試，因此未優(yōu)化前的積分非線性設計與Monte Carlo仿真結(jié)果有較大偏差（偏差500%），而優(yōu)化后的模型測試表明積分非線性基本一致（偏差60%）.由式（13）可得優(yōu)化模型具有較大的輸出阻抗，面積越大，由尺寸失配引起的絕對誤差和相對誤差均大幅度減小，而且輸出阻抗也顯著增加，有利于減小因工作點失配而造成的誤差，提高了蒙特卡羅仿真精度和準確度.

圖7 綜合仿真Fig.7 Integrated simulation

優(yōu)化前后電流型數(shù)模轉(zhuǎn)換器的積分非線性與有效位數(shù)的綜合仿真結(jié)果，如圖7所示.從圖7可知，當溫度計編碼的電流源增加時，轉(zhuǎn)換器的積分非線性增加；當溫度計編碼小于3bit時，未優(yōu)化的積分非線性小于優(yōu)化后的積分非線性；當溫度計碼大于3bit，未優(yōu)化的電流源積分非線性增加的幅度遠大于優(yōu)化后的電路.與此同時，有效位數(shù)隨著溫度計編碼的增加而增大，電流源數(shù)目越大，優(yōu)化前后數(shù)模轉(zhuǎn)換器的有效位數(shù)偏差也越大.

4 結(jié)束語

文中提出一種新型積分非線性優(yōu)化方法，在M3和M4基礎(chǔ)上增加M7和M10的差分互補開關(guān)減少毛刺現(xiàn)象.在此基礎(chǔ)上，進行了計算機實驗仿真，結(jié)果表明，優(yōu)化后的積分非線性INLmax＝0.004 8LSB，線性度比優(yōu)化前提高了37.5倍，SFDR提高了15dB，ENOB提高了2.116 3bit.同時，Monte Carlo仿真測試表明，未優(yōu)化前的積分非線性設計與Monte Carlo仿真結(jié)果有500%的偏差，而優(yōu)化后的結(jié)果測試表明積分非線性偏差僅為60%.

［1］SCHOFIELD W，MERCER D，ONGE L S.A 16b400MS／s DAC with＜－80dBc IMD to 300MHz and＜－160 dBm／Hz noise power spectral density［C］∥IEEE International Solid－State Circuits Conference Digest of Technical Papers.San Francisco：IEEE，2003：126－127.

［2］凌朝東，黃群峰，張艷紅，等 .腦電信號提取專用電極芯片的設計［J］.華僑大學學報：自然科學版，2007，28（3）：260－263.

［3］MERCER D A.Low－power approaches to high－speed current－steering digital－to－analog converters in 0.18－μm CMOS［J］.IEEE J Solid－State Circuits，2007，42（8）：1688－1698.

［4］LU C W，HUANG L C.A 10－bit LCD column driver with piece wise linear digital－to－analog converters［J］.IEEE J Solid－State Circuits，2008，43（2）：371－378.

［5］JEON Y J，HYUNG M，LEE S W，et al.A piecewise－linear 10bit DAC architecture with drain current modulation for compact AMLCD driver ICs［C］∥IEEE International Solid－State Circuits Conference Digest of Technical Papers.San Francisco：IEEE，2009：264－265.

［6］VAN DEN BOSCH A，STEUAERT M，SANSEN W.An accurate statistical yield model for CMOS current－steering D／A converters［C］∥IEEE International Symposium on Circuits and Systems.Geneva：IEEE，2000：105－108.

［7］ALBIOL M，GONZALEZ J L，ALARCON E.Mismatch and dynamic modeling of current sources in current－steering CMOS D／A converters：An extended design procedure［J］.IEEE Transaction on Circuits and System，2004，51（1）：59－169.

［8］LIN C H，VAN DER GOES F，WESTRA J R，et al.A 12bit 2.9GS／s DAC with IM3＜－60dBc beyond 1GHz in 65nm CMOS［J］.IEEE J Solid－State Circuits，2009，44（12）：285－3293.

［9］GUBNER J A.Probability and random processes for electrical engineer［M］.Madison：University of Wisconsin－Madison，1993.

A Linear Optimization Method for Integral Non－Linearity Error and Its Application to Current－Mode Digital－to－Analog Converter

FU Wen－yuan1，2，LING Chao－dong1，2

（1.College of Information Science and Engineering，Huaqiao University，Quanzhou 362021，China；2.Key Laboratory of ASIC System，Xiamen 361008，China）

A novel integral nonlinear optimization method which is that added respectively in parallel two sets of auxiliary pseudo－differential cascode MOS transistor to the current source is presented.Auxiliary pseudo－differential cascode current source generates a negative signal with the original source of the opposite current integral nonlinearity error，which greatly reduce the digital－to－analog converter′s integral nonlinearity（INL）and switching glitches phenomenon.Simulation results show that INL decrease 96%，and effective number of bits（ENOB）increase 2.1bit，and spurious free dynamic range（SFDR）increase 15dB.Integral nonlinearity deviation is 500%compared to the results of the Monte Carlo simulation before the optimized，and it is reduced to 60%after the optimized design.

digital－to－analog converter；current mode；integral nonlinearity；current source

陳志賢 英文審校：吳逢鐵）

TN 792

A

1000－5013（2012）02－0163－05

2011－02－25

傅文淵（1982－），男，助教，主要從事模擬集成電路的研究.E－mail：fwy＠hqu.edu.cn.

國家自然科學基金資助項目（60772164）；福建省自然科學基金資助項目（T0850005）