低壓差分信號接口的優(yōu)化設(shè)計(jì)

寧合偉 甄國涌 任勇峰

(中北大學(xué)電子測試技術(shù)國家重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051)

0 引言

低壓差分信號(low-voltage differencial signal，LVDS)是一種小振幅差分信號技術(shù)，它使用幅值非常低的信號(約350 mV)通過一對差分PCB走線或平衡電纜傳輸數(shù)據(jù)。LVDS信號的幅值很小，因此信號的轉(zhuǎn)換更快，能以高達(dá)數(shù)百兆比特每秒的速度傳輸串行數(shù)據(jù)［1］;其特有的低振幅和恒流源模式驅(qū)動(dòng)只產(chǎn)生極低的噪聲，消耗非常小的功率。此外，由于LVDS以差分方式傳輸數(shù)據(jù)，對共模噪聲有更好的抑制能力［2］。因此，LVDS接口在高速大容量數(shù)據(jù)傳輸方面越來越受到人們的重視。

由于LVDS的低幅值特性，其信號本身只能滿足短距離(不超過幾米)傳輸條件下數(shù)據(jù)高速傳輸?shù)囊螅?］。當(dāng)傳輸距離較遠(yuǎn)時(shí)，LVDS接口就會很容易失鎖。本文結(jié)合具體工程，分別從接口的電路和邏輯兩方面對該問題進(jìn)行分析，并給出優(yōu)化的設(shè)計(jì)方法。

1 工程背景

在某數(shù)據(jù)采集裝置中，使用LVDS接口作為數(shù)據(jù)通信接口，原理如圖1所示。

圖1 數(shù)據(jù)采集裝置原理圖Fig.1 Principle of the data acquisition device

在該數(shù)據(jù)采集裝置中，采編器接收外界的模擬信號，通過高速模數(shù)轉(zhuǎn)換器轉(zhuǎn)換為數(shù)字信號，數(shù)字信號通過LVDS接口下發(fā)到存儲器進(jìn)行存儲。采編器到存儲器的連接線采用同軸電纜，長度為5 m。當(dāng)傳輸速度提高到62 MB/s時(shí)，LVDS接口就會很容易失鎖。

2 接口電路優(yōu)化設(shè)計(jì)

2.1 接口電路分析

在該接口中，LVDS串行器DS92LV1023和解串器DS92LV1224直接相連。該芯片組是美國國家半導(dǎo)體公司推出的10位總線型低壓差分信號芯片組。DS92LV1023的發(fā)送速度最高可達(dá)660 Mbit/s，信號幅值很低，只有 290 mVp-p，信號的傳輸距離有限［4］:若經(jīng)同軸電纜(SYV-50-3-3系列，內(nèi)部導(dǎo)體直徑0.9 mm，衰減系數(shù)≤4.0 dB/m)傳輸，其理論傳輸距離只有10 m左右［5］。

當(dāng)傳輸距離較短時(shí)，LVDS接口的可靠性很好(當(dāng)傳輸距離小于1 m時(shí)，芯片組沒有出現(xiàn)過失鎖的情況)，且差分信號的眼圖良好，經(jīng)過大量的測試沒有出現(xiàn)失鎖或者丟數(shù)的現(xiàn)象。而當(dāng)傳輸距離較遠(yuǎn)或者同軸電纜的特性不是很好時(shí)，經(jīng)電纜傳輸后的信號將會衰減或錯(cuò)位，此時(shí)芯片組很容易出現(xiàn)失鎖的情況。經(jīng)測量，當(dāng)同軸電纜的長度達(dá)到3.3 m時(shí)，芯片組開始出現(xiàn)失鎖。

2.2 接口電路優(yōu)化設(shè)計(jì)

為了克服上述問題，使信號傳輸?shù)酶h(yuǎn)而芯片組不失鎖，可以在接收端增加自適應(yīng)電纜均衡器，對衰減后的信號進(jìn)行恢復(fù)和增強(qiáng)。考慮到存儲器的電路板很小，使用CLC006等大封裝的器件是不可能的。綜合考慮器件的封裝、功耗和速度，選擇DS15EA101作為該接口的電纜均衡器。

電纜均衡器的性能取決于發(fā)送器或電纜終端信號的幅值，對于特征阻抗為50 Ω的同軸電纜，最佳發(fā)射幅值為 800 mVp-p［6］，而 DS92LV1023 的發(fā)送幅值為290 mVp-p。因此，需要在發(fā)送端增加差分驅(qū)動(dòng)器，以調(diào)節(jié)輸出信號的幅值。

與DS15EA101對應(yīng)的差分驅(qū)動(dòng)器為DS15BA101，它是一種高速差分驅(qū)動(dòng)器，其輸出幅值可調(diào)。當(dāng)使用同軸電纜作為傳輸介質(zhì)時(shí)，驅(qū)動(dòng)器輸出選擇單端模式，此時(shí)輸出電壓控制電阻Rvo選擇高精度487 Ω。這樣可將電纜延長至100 m以上，但具體的傳輸距離仍受串行傳輸速率和電纜特性的影響［7-8］。增加差分驅(qū)動(dòng)器和電纜均衡器后的電路如圖2所示。

圖2 驅(qū)動(dòng)器和均衡器使用原理圖Fig.2 Principle of the driver and equalizer

當(dāng)同軸電纜的長度增加到15 m后，對電纜后端信號進(jìn)行測量，結(jié)果顯示經(jīng)電纜傳輸后信號眼圖的質(zhì)量很差，有些部位的眼圖即將關(guān)閉。經(jīng)過均衡器的恢復(fù)和增強(qiáng)，眼圖再次打開，經(jīng)驗(yàn)證芯片組不會失鎖。

高速信號傳輸?shù)淖杩蛊ヅ涫呛苤匾?，圖2所示原理圖中的電阻R1、R2為阻抗匹配電阻，要求使用高精度電阻。當(dāng)使用特征阻抗為50 Ω的同軸電纜作為傳輸介質(zhì)時(shí)，其阻值分別為50 Ω和25 Ω。經(jīng)過優(yōu)化后的接口電路在長距離傳輸中很少出現(xiàn)失鎖的情況。

3 通信協(xié)議分析及邏輯的優(yōu)化設(shè)計(jì)

3.1 LVDS接口通信協(xié)議

在該數(shù)據(jù)采集裝置中，如果輸入的模擬信號在一段時(shí)間內(nèi)保持不變，盡管對接口的電路進(jìn)行了優(yōu)化設(shè)計(jì)，但LVDS接口偶爾也會失鎖。下面從接口邏輯的角度分析該問題。

LVDS接口通信為同步串行通信，采用起始位和結(jié)束位的形式來傳輸串行的數(shù)據(jù)流。LVDS的通信協(xié)議如圖4所示，其中C0為起始位，C1為結(jié)束位［9］。

圖3 LVDS通信協(xié)議示意圖Fig.3 Schematic of LVDS communication protocol

發(fā)送端將數(shù)據(jù)和時(shí)鐘信號一起發(fā)送到鎖存單元，并串轉(zhuǎn)換單元將兩個(gè)時(shí)鐘位(一高一低)內(nèi)嵌在串行的數(shù)據(jù)流中，組成串行數(shù)據(jù)起始位和結(jié)束位，產(chǎn)生周期性的上升沿。當(dāng)發(fā)送數(shù)據(jù)時(shí)，接收器自動(dòng)搜索內(nèi)嵌時(shí)鐘的上升沿。由于數(shù)據(jù)位的值是變化的，而時(shí)鐘位是不變的，因此接收器可以從串行數(shù)據(jù)流中檢測到時(shí)鐘的上升沿，從而同步。如果發(fā)送端重復(fù)發(fā)送相同的某種數(shù)據(jù)，接收器可能將數(shù)據(jù)位的上升沿錯(cuò)誤地判斷為時(shí)鐘位的上升沿，造成接收器假鎖，從而導(dǎo)致失鎖［10］。

模數(shù)轉(zhuǎn)換芯片的的輸出為8位，而串行器的輸出為10位，高兩位通過硬件將其拉為高電平。當(dāng)有數(shù)據(jù)要發(fā)送時(shí)，控制芯片發(fā)出時(shí)鐘信號，芯片組進(jìn)行同步(消耗至少512個(gè)時(shí)鐘周期進(jìn)行同步)，當(dāng)同步信號變低后，控制芯片將數(shù)據(jù)和時(shí)鐘同步輸出;當(dāng)沒有數(shù)據(jù)發(fā)送時(shí)，控制芯片停止發(fā)送時(shí)鐘信號，LVDS芯片組失鎖。再次發(fā)送數(shù)據(jù)之前芯片組要重新進(jìn)行同步。

當(dāng)輸入的模擬信號不變或者變化緩慢時(shí)，轉(zhuǎn)換后的數(shù)字信號在一段時(shí)間內(nèi)將保持不變。分析LVDS通信協(xié)議可知，芯片組同步的機(jī)理在于時(shí)鐘檢測電路檢測到串行數(shù)據(jù)流中的時(shí)鐘位即周期性的上升沿。當(dāng)發(fā)送相同的數(shù)據(jù)，如發(fā)送二進(jìn)制數(shù)11000011時(shí)，時(shí)鐘檢測電路會將第二位到第一位的上升沿誤認(rèn)為時(shí)鐘的上升沿。此時(shí)將會有多個(gè)上升沿，芯片組將不同步，時(shí)鐘檢測電路繼續(xù)查找下一幀數(shù)據(jù)中的時(shí)鐘上升沿，直到芯片組同步。因此，當(dāng)輸入的模擬信號在一定時(shí)間內(nèi)保持不變或者變化緩慢時(shí)，芯片組失鎖是有可能的。

3.2 邏輯優(yōu)化設(shè)計(jì)

由以上分析可知，要解決LVDS芯片組失鎖的問題，除硬件的正確可靠外還需要邏輯的配合。為了避免由于發(fā)送的數(shù)據(jù)相同而出現(xiàn)的失鎖現(xiàn)象，可以考慮每次發(fā)送的數(shù)據(jù)都不一樣。在發(fā)送完一幀數(shù)據(jù)后，緊接著發(fā)送該幀的反碼，依次下去，這樣可以保證相同幀的長度最大為2，從而避免失鎖現(xiàn)象的出現(xiàn)。但是這樣將降低有效數(shù)據(jù)的發(fā)送速度，如果要進(jìn)行相同速度的發(fā)送，則主頻要提高一倍。

上述方法在發(fā)送速度不高的時(shí)候是可以考慮的。當(dāng)系統(tǒng)對傳輸速度要求很高時(shí)，將主頻提高一倍的成本是很高的，此時(shí)需要考慮其他方法?？紤]到發(fā)送的數(shù)據(jù)多為8位數(shù)據(jù)(按字節(jié)傳輸)，而LVDS芯片組的位數(shù)為10位，其高兩位為空位，因此可以將其作為標(biāo)志位。當(dāng)有數(shù)據(jù)(稱之為有效數(shù))發(fā)送時(shí)，標(biāo)志位設(shè)為01;當(dāng)沒有數(shù)據(jù)發(fā)送時(shí)，發(fā)送遞增數(shù)(無效數(shù))，同時(shí)將標(biāo)志位設(shè)為10。這樣可以保證LVDS芯片組一直處于同步狀態(tài)，減少芯片組的同步建立時(shí)間。同時(shí)，標(biāo)志位的變化使得10位的數(shù)據(jù)整體也是變化的，這樣時(shí)鐘檢測電路能夠?qū)⒆兓臄?shù)據(jù)位和不變的時(shí)鐘位區(qū)分開，從而避免失鎖現(xiàn)象的發(fā)生。

在該數(shù)據(jù)采集裝置中，對輸入模擬信號保持不變時(shí)的情況進(jìn)行了測試，每次測試的數(shù)據(jù)容量為4 GB，共測試50次，沒有出現(xiàn)失鎖的情況，證明該方法可以有效避免由于數(shù)據(jù)位的原因而造成的芯片組失鎖。

4 結(jié)束語

本文介紹了一種LVDS接口的優(yōu)化設(shè)計(jì)，分別從硬件和邏輯兩方面進(jìn)行了分析和優(yōu)化。優(yōu)化后的電路在傳輸距離為15 m時(shí)，傳輸速度可以達(dá)到62 MB/s，且性能穩(wěn)定可靠。

大量測試表明，優(yōu)化設(shè)計(jì)后的接口很少出現(xiàn)失鎖或丟數(shù)的現(xiàn)象。目前該接口已投入使用，具有很高的應(yīng)用價(jià)值，值得推廣。

［1］楊坤明.現(xiàn)代高速串行通信接口技術(shù)與應(yīng)用［M］.北京:電子工業(yè)出版社，2010:4-14.

［2］楊翠虹，文豐，姚宗.基于LVDS的高速數(shù)據(jù)傳輸系統(tǒng)的設(shè)計(jì)［J］.通信技術(shù)，2010(9):59-60.

［3］戴蕭嫣，王立恒，李圣昆，等.基于LVDS的長線傳輸模塊設(shè)計(jì)［J］.通信技術(shù)，2009(11):4-5.

［4］祝依龍，范紅旗，張軍.一種基于LVDS的高速串行數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)［J］.電子設(shè)計(jì)應(yīng)用，2007(1):94-96.

［5］皮代軍，張海勇，葉顯陽，等.基于FPGA的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)［J］.現(xiàn)代電子技術(shù)，2009，32(6):12-14.

［6］杜旭，于洋，黃建.基于FPGA的高速串行傳輸接口的設(shè)計(jì)與實(shí)現(xiàn)［J］.計(jì)算機(jī)工程與應(yīng)用，2007，43(12):94-96.

［7］張時(shí)華，任勇峰，李圣昆，等.基于FPGA和LVDS技術(shù)的光纜傳輸技術(shù)［J］.電子設(shè)計(jì)工程，2009(3):69-70.

［8］王冰，靳學(xué)明.LVDS技術(shù)及其在多信道、高速數(shù)據(jù)傳輸中的應(yīng)用［J］.現(xiàn)代電子，2001(2):42-43.

［9］彭鼎之.基于LVDS高速串行數(shù)據(jù)傳輸?shù)慕邮障到y(tǒng)研究和設(shè)計(jì)［D］.成都:電子科技大學(xué)，2011.

［10］張宇翔，王明利，呂運(yùn)朋，等.高速數(shù)字存儲示波器前端電路設(shè)計(jì)［J］.自動(dòng)化儀表，2010，31(4):66.