雷達(dá)干擾訓(xùn)練器噪聲干擾源的設(shè)計(jì)

王 琪 鄒向陽 胡巍彪

(桂林電子科技大學(xué)電子工程與自動(dòng)化學(xué)院1，廣西 桂林 541004;桂林空軍學(xué)院警衛(wèi)指揮系2，廣西 桂林 541003)

0 引言

隨著數(shù)字電子技術(shù)的發(fā)展，數(shù)字噪聲發(fā)生器越來越受到人們的重視。數(shù)字隨機(jī)噪聲通過隨機(jī)數(shù)表達(dá)，由于控制器和存儲(chǔ)器的精度有限，現(xiàn)有的隨機(jī)數(shù)產(chǎn)生算法均為偽隨機(jī)數(shù)產(chǎn)生算法[1－2]。近年來，混沌序列越來越受到重視，其具有非線性、遍歷性、初值敏感性、類噪聲性等特點(diǎn)[3]，可以實(shí)現(xiàn)噪聲遮蔽式干擾的目的。因此，混沌序列在電子對(duì)抗領(lǐng)域有很大的發(fā)展空間。同時(shí)，直接數(shù)字頻率合成(direct digital synthesizer，DDS)技術(shù)也越來越成熟，精度也越來越高，在雷達(dá)噪聲瞄準(zhǔn)方面也有用武之地。

1 系統(tǒng)設(shè)計(jì)方案

基于混沌偽隨機(jī)數(shù)疊加DDS數(shù)字信號(hào)的高精度數(shù)字式噪聲發(fā)生器原理如圖1所示。

在FPGA中，首先采用VHDL語言結(jié)合原理圖產(chǎn)生混沌序列，通過高斯映射法將其映射為高斯分布的偽隨機(jī)噪聲，同時(shí)在FPGA中完成DDS算法;然后，通過查表，產(chǎn)生DDS高精度數(shù)字序列，并與偽隨機(jī)數(shù)字噪聲進(jìn)行疊加合成，得到復(fù)雜噪聲序列;最后，將得到的數(shù)字序列分別通過高速D/A轉(zhuǎn)換器、低通濾波器和運(yùn)算放大器轉(zhuǎn)換為所需要的某型號(hào)雷達(dá)噪聲干擾信號(hào)。

圖1 基于FPGA的數(shù)字噪聲發(fā)生器原理圖Fig.1 Principle of the digital noise generator based on FPGA

2 混沌偽隨機(jī)模塊

2.1 混沌偽隨機(jī)序列的分析

混沌是自然界中非線性確定系統(tǒng)的一種內(nèi)在隨機(jī)過程的表現(xiàn)[4]?；煦缦到y(tǒng)對(duì)初始條件及其參數(shù)很敏感，它能夠產(chǎn)生大量非相關(guān)的、類噪聲、可再生的混沌信號(hào)，而且它們具有寬譜特征，在時(shí)域上存在類似噪聲的隨機(jī)行為，從而彌補(bǔ)了傳統(tǒng)偽碼序列數(shù)量少的缺憾。

改進(jìn)型Logistic映射的遞推公式[5]、概率密度函數(shù)分別為：

由改進(jìn)型Logistic混沌映射得到的混沌序列服從同一分布，且該序列對(duì)初始條件特別敏感。兩個(gè)不同初值的混沌系統(tǒng)，經(jīng)過相同迭代次數(shù)得到的兩個(gè)序列，可以認(rèn)為是相互獨(dú)立的，其互相關(guān)函數(shù)為0。

自相關(guān)函數(shù)：

互相關(guān)函數(shù)：

由此可知，改進(jìn)型Logistic映射產(chǎn)生的混沌序列均值為0。該序列具有理想自相關(guān)和互不相關(guān)特性，非常適合用作數(shù)字隨機(jī)噪聲模型。

2.2 混沌偽隨機(jī)序列的轉(zhuǎn)換

通過映射函數(shù)法，將混沌偽隨機(jī)序列的均勻白噪聲快速轉(zhuǎn)化為高斯白噪聲，具體算法如下。

設(shè)X服從均勻分布，Y服從高斯分布且其概率密度函數(shù)為f(y)。首先將隨機(jī)變量Y進(jìn)行均勻離散化，得到離散序列{yi|i=1，2，…，N}，取各離散點(diǎn)的概率為Pi，對(duì)應(yīng)的函數(shù)值為f(yi)，將每個(gè)f(yi)映射到均勻分布的隨機(jī)變量 X的某一區(qū)間上[xi，xi+1]，滿足‖xi+1－xi‖=f(yi)，也就是xi落入與 Pi對(duì)應(yīng)的區(qū)間時(shí)，即實(shí)現(xiàn)了均勻分布隨機(jī)變量X到高斯分布隨機(jī)變量Y之間的映射函數(shù)關(guān)系。這樣就可以得到一個(gè)映射表。根據(jù)映射函數(shù)曲線建立均勻分布到高斯分布的映射表，以均勻隨機(jī)數(shù)為地址查找映射表，可得到高斯分布白噪聲，實(shí)現(xiàn)了混沌偽隨機(jī)序列轉(zhuǎn)化。

混沌映射法產(chǎn)生的偽隨機(jī)噪聲理論上周期應(yīng)該為無限長，但在實(shí)際計(jì)算中，存在有限精度效應(yīng)、硬件位數(shù)的限制和運(yùn)算速度的要求。因此，混沌序列在迭代過程中必須退化為周期序列，精度越高、周期越長。當(dāng)精度達(dá)到32位時(shí)，序列已經(jīng)很好地滿足了要求。為了獲得周期足夠長的序列，可用不同的初始值分別對(duì)Logistic映射進(jìn)行迭代。

3 DDS模塊

3.1 DDS 原理

隨著數(shù)字集成電路和微電子技術(shù)的發(fā)展，直接數(shù)字頻率合成(DDS)技術(shù)逐漸體現(xiàn)出其相對(duì)帶寬寬、頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高、輸出相位連續(xù)、可編程及全數(shù)字化結(jié)構(gòu)等優(yōu)點(diǎn)[6]。

DDS原理框圖如圖2所示，它包含相位累加器、波形存儲(chǔ)器、數(shù)模轉(zhuǎn)換器、低通濾波器和參考頻率源五部分[7]。

圖2 DDS原理框圖Fig.2 Principle of DDS

3.2 DDS累加器的設(shè)計(jì)

累加器是DDS設(shè)計(jì)的核心，它決定了DDS的精度[8]。為了提高運(yùn)算速度和精度，對(duì)累加器的設(shè)計(jì)采用了流水線技術(shù)，即把一個(gè)位數(shù)很長的加法拆分成N個(gè)位數(shù)較短的加法，在N個(gè)時(shí)鐘周期內(nèi)完成運(yùn)算[9](N為流水線的級(jí)數(shù))。采用流水線結(jié)構(gòu)以后，加法器的字長變短。

對(duì)于FPGA來說，加法器字長變短對(duì)工作頻率的提高非常有效。當(dāng)然，流水線結(jié)構(gòu)的使用并不能無限制地提高電路的工作速度。隨著流水線級(jí)數(shù)的提高，電路會(huì)變得非常的復(fù)雜，當(dāng)電路的復(fù)雜度達(dá)到一定程度時(shí)，將造成工作性能的下降。這樣流水線結(jié)構(gòu)就不再具有提高電路工作頻率的作用，運(yùn)算速度也沒有提升。本系統(tǒng)采用了八級(jí)流水線結(jié)構(gòu)，明顯提高了運(yùn)算速度和精度，達(dá)到了系統(tǒng)要求。

3.3 ROM表的優(yōu)化處理

ROM表的采樣點(diǎn)數(shù)決定了輸出信號(hào)的精度[10]，但如果ROM表太大，就會(huì)占用設(shè)計(jì)中大量有限的硬件資源。設(shè)計(jì)中利用標(biāo)準(zhǔn)對(duì)稱性，對(duì) ROM表進(jìn)行了優(yōu)化處理，具體方法如下。

簡單來說，DDS根據(jù)奈奎斯特采樣定理，從連續(xù)信號(hào)的相位出發(fā)，對(duì)一個(gè)正弦信號(hào)進(jìn)行采樣、量化、編碼，最后形成一個(gè)正弦函數(shù)表，并存儲(chǔ)在查詢表ROM中。當(dāng)每一個(gè)參考時(shí)鐘脈沖fc輸入時(shí)，相位累加器進(jìn)行計(jì)數(shù)，相位的增量值由頻率控制字K決定。累加器產(chǎn)生線性增加的階梯信號(hào)，然后對(duì)ROM尋址，最后將尋址得到的波形數(shù)據(jù)值，經(jīng)過轉(zhuǎn)換處理后，得到正弦波信號(hào)。

DDS輸出信號(hào)的頻率與時(shí)鐘頻率fc以及頻率控制字K、累加器位數(shù)N之間的關(guān)系為：

存放在ROM中的波形數(shù)據(jù)并不是一個(gè)完整的周期，而是只存放1/4個(gè)周期的波形。以正弦波為例，因?yàn)檎也ǖ恼胫芎拓?fù)半周正好相反，而第一象限和第二象限幅度對(duì)應(yīng)相同，第三象限和第四象限波形對(duì)應(yīng)幅度也相同，所以只需利用[0，p/2]上的采樣點(diǎn)，便可模擬出整個(gè)[0，2p]的正弦函數(shù)。

存儲(chǔ)數(shù)據(jù)必須含有象限信息，而相位碼的前兩位就是象限信息：①“00”為第Ⅰ象限;②“01”為第Ⅱ象限;③“10”為第Ⅲ象限;④“11”為第Ⅳ象限。相位碼的第一位包含了正負(fù)極性標(biāo)志，“0”為正極性，“1”為負(fù)極性。

4 硬件選擇與分析

FPGA采用Cyclone II EP2C8Q208芯片。其等效門數(shù)為42萬門，內(nèi)嵌乘法器時(shí)鐘采用50 MHz有源晶振，通過EP2C8內(nèi)部鎖相回路(phase locked loop，PLL)，將50 MHz三倍頻到150 MHz作為系統(tǒng)全局時(shí)鐘?；煦鐐坞S機(jī)模塊、DDS模塊疊加合成在FPGA內(nèi)完成。

為了提高量化精度，必須增加D/A轉(zhuǎn)換的位數(shù)。同時(shí)，為了提高帶寬和轉(zhuǎn)換速率，必須加快D/A轉(zhuǎn)換的采樣速率，所以本文選用 Analog Device公司的AD9752D/A作為D/A器件。該芯片是單電源供電的低功耗電流輸出型的12位并行高速數(shù)模轉(zhuǎn)換器，支持速率高達(dá)125 MS/s，建立時(shí)間不大于35 ns，能夠滿足系統(tǒng)對(duì)D/A的要求。

5 結(jié)束語

系統(tǒng)設(shè)計(jì)完成后，根據(jù)設(shè)計(jì)要求，分別對(duì)系統(tǒng)混沌噪聲信號(hào)、DDS信號(hào)、DDS疊加噪聲信號(hào)以及幅度調(diào)節(jié)等功能進(jìn)行了測試。試驗(yàn)結(jié)果表明，波形顯示正常，無明顯失真，輸出幅值誤差在1%以內(nèi)。

測試結(jié)果表明，該噪聲發(fā)生器產(chǎn)生的復(fù)雜數(shù)字噪聲對(duì)雷達(dá)具有很好的干擾作用。

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