王 亮 , 楊 驍 , 齊 騁 ,凌朝東 , 謝應(yīng)輝
(1.華僑大學(xué) 信息科學(xué)與工程學(xué)院,福建 廈門(mén)361021;2.北京微電子技術(shù)研究所,北京100076)
隨著超大規(guī)模集成電路的高速發(fā)展,便攜式設(shè)備大量應(yīng)用于日常生活中。便攜式設(shè)備對(duì)電路的低功耗要求非常高。Sigma-Delta ADC與其他結(jié)構(gòu)的ADC相比,具有低功耗和高精度的特點(diǎn),已經(jīng)廣泛地應(yīng)用于各種便攜式無(wú)線通信系統(tǒng)中。本文設(shè)計(jì)了一種適用于短距離無(wú)線收發(fā)機(jī)中的低功耗Sigma-Delta調(diào)制器。
Sigma-Delta調(diào)制器在設(shè)計(jì)中有幾個(gè)重要的參數(shù):調(diào)制器的階數(shù)、過(guò)采樣率、拓?fù)浣Y(jié)構(gòu)和量化器位數(shù)[1]。這些參數(shù)的選擇決定了調(diào)制器的性能和成本。一位量化器具有很好的線性度,但其調(diào)制器要實(shí)現(xiàn)高精度必然要提高調(diào)制器的階數(shù)或者過(guò)采樣率,這樣必然增加了系統(tǒng)的功耗,而且高階結(jié)構(gòu)不利于系統(tǒng)的穩(wěn)定[2]。本文的目標(biāo)是設(shè)計(jì)一個(gè)應(yīng)用于短距離無(wú)線接收發(fā)機(jī)中的低功耗調(diào)制器,其性能指標(biāo)為:帶寬 9.6 kHz、精度大于 12 bit。綜合以上考慮,本文采用改進(jìn)的單環(huán)二階多位量化器低功耗結(jié)構(gòu),并采用低功耗全差分運(yùn)算放大器,進(jìn)一步降低了電路的功耗。
本文采用改進(jìn)后的單環(huán)二階Sigma-Delta調(diào)制器,其結(jié)構(gòu)如圖1所示。該結(jié)構(gòu)與傳統(tǒng)結(jié)構(gòu)相比,增加了一條從調(diào)制器輸入端到第二級(jí)積分器輸入端的信號(hào)通路。
經(jīng)過(guò)優(yōu)化設(shè)計(jì)與仿真后,得到圖中的系數(shù)分別為:a1=1,a2=1,b1=1,b2=2,c=0.5。調(diào)制器的信號(hào)傳遞函數(shù)(STF)和噪聲傳輸函數(shù)(NTF)分別為:
本文調(diào)制器的信號(hào)和噪聲傳遞函數(shù)的幅頻特性曲線如圖2所示。傳統(tǒng)結(jié)構(gòu)的STF為全通系統(tǒng),而本文改進(jìn)后結(jié)構(gòu)的STF是低通系統(tǒng),這種結(jié)構(gòu)能有效地濾除輸入信號(hào)中帶寬外的噪聲,降低了對(duì)后面數(shù)字抽取低通濾波器的設(shè)計(jì)要求[3]。此外,該結(jié)構(gòu)還有以下優(yōu)點(diǎn):只有一條前饋通路,電路簡(jiǎn)單,減少額外的面積和功耗;降低了第一個(gè)積分器輸出的幅度,也就降低對(duì)第一級(jí)OTA的輸出擺幅的要求和系統(tǒng)功耗。
本文調(diào)制器采用多位量化器,在實(shí)際電路實(shí)現(xiàn)時(shí),由于元器件的失配,多位量化器結(jié)構(gòu)會(huì)帶來(lái)非線性問(wèn)題,使得調(diào)制器的輸出信號(hào)產(chǎn)生較大的諧波[4]。針對(duì)這個(gè)問(wèn)題,本設(shè)計(jì)采用了動(dòng)態(tài)元器件匹配(DEM)技術(shù)中的數(shù)據(jù)權(quán)重平均法(DWA)來(lái)提高系統(tǒng)的線性度。DWA是通過(guò) DAC開(kāi)關(guān)的循環(huán)選擇來(lái)實(shí)現(xiàn)的,該算法不但能夠抑制調(diào)制器的諧波分量,還能對(duì)多位DAC誤差進(jìn)行一階整形,并且實(shí)現(xiàn)電路簡(jiǎn)單[5-6]。
對(duì)圖1所示的二階2位調(diào)制器在Simulink中進(jìn)行了建模,建模時(shí)考慮了多位量化器的非線性問(wèn)題。仿真時(shí)采樣頻率為1.228 8 MHz,輸入正弦信號(hào)頻率為5 kHz,過(guò)采樣率為 64,調(diào)制器帶寬為9.6 kHz。當(dāng)2 bit DAC不存在失配時(shí),調(diào)制器輸出信號(hào)功率譜如圖3(a)所示,其信號(hào)噪聲諧波失真比(SNDR)為 84.7 dB,并且頻譜中沒(méi)有諧波分量;當(dāng)DAC中各個(gè)采樣電容之間存在1%的失配時(shí),調(diào)制器的輸出功率譜如圖3(b)所示,從圖中可以看出,此時(shí)頻譜中存在較大的諧波分量,調(diào)制器的 SNDR降至50.9 dB,嚴(yán)重影響了整個(gè)系統(tǒng)的性能;采用DWA算法電路后,同樣在各個(gè)采樣電容之間存在1%的失配情況下,輸出功率譜如圖3(c)所示,與未使用DWA算法相比,其低頻段的噪聲基底小得多,并且沒(méi)有明顯的諧波分量,SNDR為80.7 dB。這表明,本設(shè)計(jì)所采用的DWA算法能夠較好地抑制多位DAC非線性對(duì)調(diào)制器性能的影響。
A/D轉(zhuǎn)換器是模數(shù)混合系統(tǒng),容易受時(shí)鐘饋通、襯底、電源、開(kāi)關(guān)電荷注入噪聲的影響,因此本設(shè)計(jì)電路采用全差分開(kāi)關(guān)電容積分器來(lái)實(shí)現(xiàn)。全差分結(jié)構(gòu)能有效地抑制共模噪聲,而且具有較大的輸出擺幅。本文全差分開(kāi)關(guān)電容積分器電路如圖4所示,電路由兩相不交疊時(shí)鐘來(lái)控制。Clk1為采樣時(shí)鐘,Clk2為積分時(shí)鐘,Clk1d和Clk2d分別為Clk1和Clk2的延遲時(shí)鐘,使用這樣的時(shí)鐘控制能夠有效地降低電荷注入效應(yīng)[7]。
圖3 Simulink行為級(jí)仿真結(jié)果
對(duì)于全差分結(jié)構(gòu)的開(kāi)關(guān)電容積分器,其熱噪聲的主要來(lái)源是開(kāi)關(guān),由開(kāi)關(guān)引入的調(diào)制器信號(hào)帶寬內(nèi)的熱噪聲功率為2 KT/CsM,其中Cs為采樣電容,M為調(diào)制器的過(guò)采樣率[8]。調(diào)制器對(duì)第一級(jí)以后的熱噪聲是有整形效果的,抑制了調(diào)制器信號(hào)帶寬內(nèi)的熱噪聲,所以只需要考慮第一級(jí)積分器電路引入的熱噪聲,為了降低熱噪聲對(duì)系統(tǒng)的影響,第一級(jí)積分器一般選擇較大的采樣電容,但是大的采樣電容又會(huì)降低電路的速度,增加功耗。本文根據(jù)調(diào)制器的各項(xiàng)性能指標(biāo)折中考慮,經(jīng)仿真選取Cs1=6 pF。
在開(kāi)關(guān)電容Sigma-Delta調(diào)制器中,為了使運(yùn)算放大器的有限增益和有限帶寬不明顯地降低調(diào)制器的性能,一般要求運(yùn)放的開(kāi)環(huán)增益不小于 60 dB,單位增益帶寬為調(diào)制器采樣頻率的4~6倍。本調(diào)制器的采樣時(shí)鐘頻率為1.228 8 MHz,為了滿足上述要求,OTA的單位增益帶寬需要大于5 MHz。
本文所設(shè)計(jì)的運(yùn)算跨導(dǎo)放大器OTA(Operational Transconductance Amplifier)電路如圖 5所示,采用了兩級(jí)運(yùn)放的結(jié)構(gòu),第一級(jí)采用折疊式共源共柵放大器實(shí)現(xiàn)高增益;第二級(jí)采用AB類(lèi)推挽共源放大器實(shí)現(xiàn)大的電容負(fù)載驅(qū)動(dòng)能力。AB類(lèi)輸出級(jí)使得在實(shí)現(xiàn)與A類(lèi)輸出級(jí)相同第一非主極點(diǎn)的情況下,可以節(jié)省大約一半的輸出電流[9],降低了電路的功耗。電路采用全差分結(jié)構(gòu),其共 模 反 饋 電 路 由 M17、M18、M19、R1、R2、C5 和 C6 組成。第一級(jí)運(yùn)放的各項(xiàng)性能指標(biāo)如表1所示,該結(jié)果滿足系統(tǒng)對(duì)運(yùn)放的要求。系統(tǒng)對(duì)第二級(jí)OTA的要求要低于第一級(jí)的要求,因此可以采用第一級(jí)的結(jié)構(gòu),并等比例縮小管子參數(shù)后得到第二級(jí)OTA,從而能夠降低系統(tǒng)的功耗。
表1 OTA的性能
量化器采用一個(gè)2 bit的Flash A/D轉(zhuǎn)換器實(shí)現(xiàn),每位都是由一個(gè)比較器和一個(gè)鎖存器實(shí)現(xiàn),出于速度和功耗方面的考慮,比較器采用動(dòng)態(tài)CMOS結(jié)構(gòu),電路如圖6所示。
該比較器的工作狀態(tài)由時(shí)鐘clk端控制,工作過(guò)程可以分為復(fù)位期(reset interval)和再生期(regeneration interval)。clk為低電平時(shí),比較器工作在復(fù)位模式,電路處于預(yù)充值狀態(tài),使得鎖存器的A和B輸入端變?yōu)楦唠娖剑虼薙R鎖存器的輸出保持不變。clk為高電平時(shí),預(yù)充值管M9、M10截止,電路進(jìn)入比較狀態(tài),當(dāng)Vip>Vin時(shí),流過(guò)M4的電流大于M3的電流,正反饋使得A點(diǎn)電位迅速降低,B點(diǎn)電位升高,Dout輸出高電平。
整個(gè)Sigma-Delta調(diào)制器電路采用TSMC 0.18 μm工藝實(shí)現(xiàn),并用 Cadence/Spectre對(duì)電路進(jìn)行仿真驗(yàn)證。仿真時(shí),輸入信號(hào)是頻率為9.3 kHz、幅度為250 mV的正弦信號(hào),調(diào)制器的采樣頻率為1.228 8 MHz,過(guò)采樣率為64。對(duì)調(diào)制器輸出數(shù)據(jù)采樣4 096點(diǎn)后,將數(shù)據(jù)導(dǎo)入Matlab,利用快速傅里葉變換,得到輸出信號(hào)頻譜圖如圖7所示,其輸出信號(hào)SNDR為77.0 dB,達(dá)到了整個(gè)收發(fā)機(jī)系統(tǒng)對(duì)調(diào)制器的要求。
本文基于3.3 V TSMC 0.18 μm CMOS工藝實(shí)現(xiàn)了一種低功耗低通Sigma-Delta調(diào)制器,其工作頻率為1.228 8 MHz,過(guò)采樣率為 64,信號(hào)帶寬為 9.6 kHz。調(diào)制器采用了二階2 bit低功耗架構(gòu),并采用兩級(jí)AB類(lèi)運(yùn)放來(lái)降低功耗。仿真結(jié)果表明,調(diào)制器的SNDR為 77.0 dB,達(dá)到了收發(fā)機(jī)系統(tǒng)對(duì)調(diào)制器性能的要求,并且其功耗僅為1.18 mW,具有較好的低功耗特性。
[1]RABII S,WOOLEYB A.The design of low-voltage,Lowpower sigma-delta modulators[M].Boston:Kluwer Academic Publishers,1999.
[2]BRANDTB P.Oversampled analog-to-digital conversion[D].Stanford:Stanford University,1991.
[3]SCHREIER R,TEMES G C.Understanding delta-sigma data converters[M].New York:IEEE Press,2005.
[4]Cheng Yongjie.Multibit delta-sigma modulator with two-step quantization and segmented DAC[J].IEEE Transactions on Circuits and System,2006,53(9):848-852.
[5]CINI D, SAMORI C,LACAITA A L.Double-Index averaging:a novel techinque for dynamic element matching in sigma-delta A/D converters[J].IEEE Transactions on Circuits and Systems II:Analog and Digital Signal Processing,1999,46(4):353-358.
[6]歐偉,吳曉波.高精度低功耗多位量化Σ-Δ調(diào)制器的設(shè)計(jì)[J].機(jī)電工程,2008,25(12):28-30.
[7]韓俊,王衛(wèi)東.基于開(kāi)關(guān)電容技術(shù)的Σ-Δ調(diào)制器的設(shè)計(jì)[J].微電子學(xué),2011,41(3):354-358.
[8]NGUYEN V T,LOUMEAU P,NAVINER J F.VHDL-AMS behavioral modeling and simulation of high-pass delta-sigma modulator[C].Proceedings of the 2005 IEEE International Behavioral Modeling and Simulation Workshop.San Jose,CA,United States:Institute of Electrical and Electronics En gineers Computer Society, 2005:106-111.
[9]YAVARI M,SHOAEI O,AFZALI K A.A very low-voltage,low-power and high resolution sigma-delta modulator for digital audio in 0.25-μm CMOS[C].ISCAS,2003:1045-1018.