基于ADF4111的鎖相環(huán)頻率合成器設計

張珂勇

（電子科技大學 四川 成都 610054）

鎖相環(huán)頻率合成器作為一種相位負反饋控制技術，能提供高穩(wěn)定度的頻率輸出，具有以下優(yōu)點：鎖定時無剩余頻差；門限性能優(yōu)良；寬帶調制跟蹤性能好；窄帶載波跟蹤性能強；易于集成[1]。廣泛應用于微處理器芯中的時鐘發(fā)生器、硬盤驅動電路模塊、時鐘恢復電路等以及便攜式消費電子產品中。隨著電子技術的發(fā)展，電子設備對對頻率合成器的要求也越來越高。文中旨在設計出滿足移動通信中GSM下行頻率范圍930～960 MHz的頻率輸出，同時提出一種減少開發(fā)風險、加快鎖相環(huán)產品開發(fā)周期的設計方法。

1 鎖相環(huán)頻率合成器的原理

鎖相技術是通過比較輸入信號和壓控振蕩器VCO的輸出信號相位，取出與二者的相位差成正比的電壓作為控制電壓來控制VCO的輸出，以達到使二者信號頻率（相位）相等的目的?？傊i相環(huán)電路是用于產生與輸入信號相位同步的新的信號電路。其電路基本組成如圖1所示[2-4]。

圖1 PLL頻率合成框圖Fig.1 PLL frequency synthesis principle diagram

由基本原理得到，其輸出頻率f0=N*fv（fv為參考頻率）。令fv=200 kHz，f0=930～960 MHz，故分頻數N為 4 650～4 800。

1.1 利用ADIsimPLL快速選型與仿真

ADIsimPLL是ADI發(fā)布的鎖相環(huán)產品輔助設計及仿真工具，擁有強大的鎖相環(huán)芯片、VCO庫，能快速進行產品選型與仿真，并能進行包括環(huán)路濾波器在內的外圍電路設計，避免復雜的環(huán)路濾波器計算，提高準確度與效率[5-7]。運用ADIsimPLL軟件可以選擇具有高集成度、頻率范圍為0 Hz～1.4 GHz的ADF4111作為鎖相環(huán)芯片，選用三階無源超前滯后濾波器為環(huán)路濾波器。軟件會根據需求自動篩選出合適的VCO，在此選擇ZComm公司的V580ME02。其輸出頻率范圍為900～960 MHz，壓控靈敏度Kv為37 MHz/V。確定環(huán)路帶寬為10 kHz，相位裕度45°。自動生成的鎖相環(huán)頻率合成器原理圖如圖2所示，環(huán)路濾波器參數如表1所示。

1.2 利用ADS進一步仿真優(yōu)化

ADS全稱為 Advanced Design System，是美國安捷倫（Agilent）公司所生產擁有的電子設計自動化軟件。ADS功能十分強大，包含時域電路仿真 （SPICE-like Simulation）、頻域電路仿真 （Harmonic Balance、Linear Analysis）、 三維電磁仿真、通信系統(tǒng)仿真（Communication System Simulation）和數字信號處理仿真設計（DSP），是微波、射頻電路仿真分析的首選工具[8]。

圖2 ADIsimPLL仿真圖Fig.2 ADIsimPLL schematic diagram

表1 ADIsimPLL得到的環(huán)路濾波器參數Tab.1 Parameters of loop filter from ADIsimPLL

表2 ADS優(yōu)化得到的環(huán)路濾波器參數Tab.2 Parameters of loop filter optimized by ADS

以上仿真在10 kHz處的相位裕度為45°，滿足了條件，但是并沒有得到最大相位裕度，可能造成系統(tǒng)的不穩(wěn)定，因此仍需進一步利用ADS進行優(yōu)化[9-10]。在ADS中建立鎖相環(huán)的瞬態(tài)響應仿真，設置變量 Kv=37 MHz，Id=0.004 5 A，No=4750，環(huán)路帶寬為10 kHz，添加相關優(yōu)化變量，使其在10 kHz處的相位裕度達到最大。優(yōu)化后的環(huán)路濾波器參數如表2所示，與優(yōu)化前有較大變化。開、閉環(huán)增益（相位）曲線響應如圖3所示，可見其相位裕度提高到47.2°。鎖定時間如圖4所示，其鎖定時間為377.5 μs。從各部分相位噪聲關系圖6可以看出，總的相位噪聲優(yōu)于-80 dBc/Hz@10 kHz?？梢娎肁DS進一步仿真優(yōu)化使電路的穩(wěn)定性有了較大提升。

圖3 開、閉環(huán)增益曲線Fig.3 Open and closed loop amplitude responses

圖4 開、閉環(huán)相位曲線Fig.4 Open and closed loop phase responses

圖5 輸出頻率的鎖定時間Fig.5 VCO frequency versus time

2 結束語

文中在利用ADS設計PLL頻合器前使用ADIsimPLL進行快速選型與環(huán)路濾波器的參數確定，避免繁瑣的選型與復雜的推導計算，進而快速設計出輸出頻率為930～960 MHz，性能指標優(yōu)良的鎖相環(huán)頻率合成器。該方案提高了設計精準度，有力地縮短了設計周期，為快速設計鎖相環(huán)頻率合成器提供一種行之有效的辦法。

圖6 各部分相位噪聲關系Fig.6 Contributions to VCO phase noise

[1]陳邦媛.射頻通信電路[M].2版.北京：科學出版社，2006.

[2]遠坂俊昭.鎖相環(huán)（PLL）電路設計與應用[M].北京：科學出版社，2006.

[3]鄧正森.基于鎖相環(huán)技術頻率合成器研究與設計 [D].成都：電子科技大學，2008.

[4]Reinhold ludwig Pavel Bretchko.射頻電路設計[M].北京：電子工業(yè)出版社，2002.

[5]楊宜生.基于ADF4106的本振源的設計與實現(xiàn) [J].科技信息，2012（14）：341.

YANG Yi-sheng.The design and tealization of Local oscillator based on ADS[J].Science and Technology Information，2012（14）：341.

[6]丁新強.基于ADF4106的鎖相環(huán)設計 [J].電子測試，2011（6）：16-18.

DING Xin-qiang.Design of phase locked loop which is based on ADF4106[J].Electronic Test，2011（6）：16-18.

[7]謝力慧.300 MHz集成鎖相環(huán)頻率合成器的設計[D].成都：電子科技大學，2008.

[8]項順祥，邊新輝.基于ADS的鎖相環(huán)瞬態(tài)響應仿真[J].艦船電子工程，2008（10）：144-146.

XIANG Shun-xiang，BIAN Xin-hui.Transient response of lock loop based on ADS software[J].Ship Electronic Engineering，2008（10）：144-146.

[9]劉麗平.鎖相環(huán)中環(huán)路濾波器的設計與ADS仿真[J].信息通信，2010（4）：28-29.

LIU Li-ping.The design and ADS simulation of PLL loop filter[J].Information and Communication，2010（4）：28-29.

[10]徐興福.ADS2008射頻電路設計與仿真實例[M].北京：電子工業(yè)出版社，2009.