基于System Generator的數(shù)字下變頻設(shè)計

陳 蕾，姚遠程

（西南科技大學(xué) 信息工程學(xué)院，四川 綿陽 621010）

近年來，F(xiàn)PGA以其高度的并行計算能力成為高性能數(shù)字信號處理系統(tǒng)的核心器件。在通信、雷達、數(shù)據(jù)獲取以及視頻處理等領(lǐng)域得到了廣泛的應(yīng)用。在數(shù)字信號領(lǐng)域中，研究人員往往使用Matlab語言進行系統(tǒng)級建模，但不一定對FPGA設(shè)計中運用到的硬件描述語言VHDL或者Verilog熟悉，2種語言的不統(tǒng)一，不僅降低了開發(fā)效率，也限制了FPGA在數(shù)字信號領(lǐng)域中的應(yīng)用。

Xilinx公司推出的DSP設(shè)計開發(fā)工具System Generator主要為一些不熟悉VHDL等硬件開發(fā)語言的設(shè)計者開發(fā)。首先，在Simulink的可視化環(huán)境內(nèi)對算法以及系統(tǒng)進行建模，而后調(diào)用System Generator自動將Simulink模型轉(zhuǎn)換成硬件可執(zhí)行模型，直接生成FPGA代碼，ISE可以對整個工程文件進行綜合、仿真，完成芯片配置后下載到硬件環(huán)境中進行測試，整個過程都在可視化的環(huán)境中進行。本文介紹了基于System Generator的數(shù)字系統(tǒng)開發(fā)過程的一般流程，并以數(shù)字下變頻系統(tǒng)為例，證明了該方法在數(shù)字系統(tǒng)中的明顯優(yōu)勢。

1 基于System Generator的系統(tǒng)級設(shè)計方法

在傳統(tǒng)的設(shè)計方法中，往往采用Matlab、C、C++等語言來描述各功能模塊，從而實現(xiàn)系統(tǒng)的建模。但是在寄存器傳輸級則采用硬件描述語言VHDL等來進行描述。在傳統(tǒng)設(shè)計方法中，原始的Matlab等語言描述必須經(jīng)手工轉(zhuǎn)換為VHDL語言，這就要求設(shè)計人員必須同時掌握這兩類語言，并且這個轉(zhuǎn)換過程會花費大量的時間和精力，可能還會產(chǎn)生一些錯誤，降低整個工作過程的效率。同時，當(dāng)使用Matlab等語言描述的模塊轉(zhuǎn)換成硬件描述的模塊之后，設(shè)計者花費大量心血和時間建立起來的原模型將再沒有什么用處。再次，完成整個的設(shè)計需要多個測試平臺。因為針對Matlab等語言描述的模塊測試平臺無法直接轉(zhuǎn)換為針對硬件描述語言的模塊所需要的測試平臺。

為了克服傳統(tǒng)的系統(tǒng)級設(shè)計方法所存在的弊端，提出了基于System Generator的系統(tǒng)級設(shè)計方法。System Generator和matlab的simulink是無縫連接的，可以通過調(diào)用simulink中的 system generator blockset，在simulink的可視化環(huán)境內(nèi)對算法以及系統(tǒng)進行建模，同時對各功能模塊進行劃分。這些模塊對應(yīng)著IP核庫組件，設(shè)計者只需要按照要求對這些模塊進行配置即可完成功能模塊的設(shè)計。

當(dāng)在Matlab算法中完成系統(tǒng)級的建模之后，通過調(diào)用System Generator將simulink模型轉(zhuǎn)換成硬件可執(zhí)行模型。這樣，在同一個環(huán)境中，就可以完成算法的設(shè)計到硬件的實現(xiàn)，整個設(shè)計的軟硬件可以協(xié)同設(shè)計和仿真，彌補了傳統(tǒng)設(shè)計中兩個層次轉(zhuǎn)換的問題，也解決了不熟悉硬件描述語言的設(shè)計者面臨的問題，提高了開發(fā)效率。具體的開發(fā)流程如圖1所示。

圖1 典型的基于System Generator的FPGA開發(fā)流程圖Fig.1 Typical FPGA development flow chart based on System Generator

具體步驟為：首先，根據(jù)系統(tǒng)的需求進行分析，在Matlab環(huán)境下進行建模，并對各功能模塊進行配置，完成系統(tǒng)算法的仿真驗證；其次，調(diào)用System Generator自動將系統(tǒng)轉(zhuǎn)換為ISE工程，生成寄存器傳輸級和IP核代碼，同時生成Testbench測試文件，可以在Modelsim中進行仿真驗證。最后，在ISE環(huán)境中，完成FPGA的綜合、布局布線等，產(chǎn)生位流文件，方便下載到FPGA中進行驗證。

2 數(shù)字下變頻基本原理

數(shù)字下變頻系統(tǒng)主要由模數(shù)轉(zhuǎn)換器 （ADC）、NCO模塊、多級抽取濾波器以及整形濾波器組成，如圖2所示。其中模數(shù)轉(zhuǎn)換器主要完成對模擬中頻信號的采樣，得到數(shù)字化中頻信號。再通過混頻、多級濾波抽取以及整形濾波將感興趣的信號搬移到基帶，得到正交的兩路信號，不僅降低了速率，同時也包含了原始中頻信號中的有效信號，由此將低速數(shù)據(jù)送往后續(xù)的數(shù)字信號處理器進行基帶信號的處理。

圖2 數(shù)字下變頻框圖Fig.2 Digital down-conversion block diagram

3 System Generator數(shù)字下變頻模塊設(shè)計

3.1NCO模塊

NCO 模塊的作用是產(chǎn)生兩個正交、頻率可變的正余弦波形，通過和采樣信號進行混頻處理，得到兩路正交信號，它的性能優(yōu)劣很大程度上影響數(shù)字中頻的性能，并對后續(xù)的抽取濾波等運算有直接的影響，如圖3所示。

采用直接數(shù)字合成器（DDS）來產(chǎn)生正弦波。其中最重要的步驟是確定步長，它是控制NCO輸出頻率的關(guān)鍵因素。假定系統(tǒng)時鐘為50 MHz，其中參數(shù)控制模塊配置累加器數(shù)據(jù)位寬為16位，期望輸出頻率為10 MHz，由此得出步長為13 107.2。經(jīng)過ISE綜合后，在Modelsim中運行仿真得到仿真結(jié)果如圖4所示。

3.2 多級抽取濾波器的設(shè)計

圖3 基于System Generator的NCO設(shè)計Fig.3 Design of NCO based on System Generator

圖4 NCO在Modelsim中的仿真結(jié)果Fig.4 Results of NCO in the Modelsim

由于混頻后產(chǎn)生的數(shù)據(jù)率比較高，后級FIR無法對這個速度進行處理，由此采用多級抽取濾波器級聯(lián)結(jié)構(gòu)。通常第一級由較高的比率進行抽取，后面的采用低速率抽取并完成整形。因為CIC濾波器只有加減運算，沒有乘法運算，實現(xiàn)起來簡單，在硬件實現(xiàn)的時候能夠達到很高的處理速率，不管是在實現(xiàn)性能還是資源節(jié)省方面都優(yōu)于FIR濾波，由此一般作為第一級抽取或者是抽取比較大的系統(tǒng)中。HB濾波器由于沖擊響應(yīng)具有偶對稱性質(zhì)，其偶數(shù)點（除0點以外）均為零，濾波時運算量減少一半，計算效率高，帶內(nèi)平坦度好，因此被作為第二級低通濾波和抽取。最后一級使用FIR濾波，對整個信道進行整形濾波。

3.2.1 CIC模塊

CIC濾波是一種結(jié)構(gòu)簡單，具有全加法遞歸結(jié)構(gòu)的線性相位有限沖擊響應(yīng)濾波器，如圖5所示。它只需要進行加減運算，不需要通過乘法運算，非常適合硬件的高效實現(xiàn)，通常用于第一級的抽取或者大的抽取因子系統(tǒng)。由于單級CIC濾波的過渡帶和阻帶衰減都不是很好，主瓣與第一旁瓣峰值之差約為13.46 dB，往往不能滿足系統(tǒng)的要求。所以一般采用CIC級聯(lián)的方式來降低旁瓣幅度，增大阻帶衰減，系統(tǒng)中一般采用5級級聯(lián)方式，阻帶衰減達到13.46×5=67.3 dB，濾波器性能將大幅度提高。

輸入頻率為33kHz和2MHz的兩個單頻信號，其中33kHz的信號代表有用信號，2 MHz的信號代表帶外干擾信號，采樣率為80 MHz。在FPGA實現(xiàn)的時候，CIC內(nèi)部處理的數(shù)據(jù)位數(shù)將增加，因為隨著CIC級數(shù)的增加，處理增益將增大。為了確保每一級的運算精度，防止溢出錯誤和運算精度的下降，需要根據(jù)輸出位數(shù)來確定每一級的輸出位數(shù)。在本例中，輸出數(shù)據(jù)在無舍尾的情況下應(yīng)該為25+25=50位，這將是非常耗資源的，所以在輸出的時候需要對數(shù)據(jù)進行舍位截取。

圖5 基于System Generator的CIC設(shè)計Fig.5 Design of CIC based on System Generator

圖6 CIC濾波在Modelsim中的仿真結(jié)果Fig.6 Results of CIC in the Modelsim

在仿真結(jié)果圖中，由上至下分別為原信號、混合信號以及濾波后信號，CIC濾波有效的抑制了混疊的頻率成分，輸出了較干凈的33 kHz頻率成分，同時對2 MHz的噪聲信號經(jīng)過32倍抽取產(chǎn)生的0.625 MHz的噪聲信號也進行了有效地抑制，衰減幅度在60 dB以上。

3.2.2 HB模塊

半帶濾波器是指阻帶寬度和通帶寬度相等，并且通帶波紋和阻帶波紋也相等的一種特殊的FIR濾波器，特別適用于實現(xiàn)2的N次方的抽取和濾波，濾波器的參數(shù)是中心對稱的，并且有一半為零，卷積計算時的乘法運算次數(shù)減少了一半，極大地提高了計算效率，實時性非常強。在對HB濾波器進行設(shè)計的時候，為了避免半帶濾波器2倍抽取之后通帶信號的頻譜發(fā)生混疊，需要對半帶濾波器的通帶截止頻率和阻帶起始頻率進行設(shè)計。由于它們關(guān)于pi/2對稱，則只需對通帶截止頻率進行設(shè)計，要求通帶截止頻率要大于等于有用信號帶寬的帶寬并且小于pi/2，HB模塊如圖7所示。

輸入2個單頻信號頻率分別為1.6 MHz和28 MHz，采樣率為80 MHz，其中1.6 MHz代表有用信號，28 MHz代表帶外干擾信號。取通帶寬度為6 MHz，通帶波紋為0.001。圖8的仿真結(jié)果充分顯示了在經(jīng)過半帶濾波器2倍抽取之后，有效的濾除了28 MHz的噪聲信號，得到比較純凈的原信號波形，濾波效果良好。

圖7 基于System Generator的HB設(shè)計Fig.7 Design of HB based on System Generator

圖8 HB濾波在Modelsim中的仿真結(jié)果Fig.8 Results of HB in the Modelsim

3.2.3 FIR濾波器

在多速率處理的過程中，一般將FIR濾波器放在CIC濾波和HB濾波器的后面，因為經(jīng)過前兩級濾波之后，采樣速率一般已經(jīng)很低，不需要FIR在進行抽取，只需要對整個信道進行整形濾波。對FIR濾波器的設(shè)計，同樣可以采取Matlab中的fdatool工具進行，由于一般濾波器階數(shù)較高，故采用FIR Compiler模塊來設(shè)計，實現(xiàn)起來比較簡單，該模塊能實現(xiàn)基于乘累加的濾波運算。輸入的仿真信號為10 kHz和40 kHz，采樣率為160 kHz。通過仿真結(jié)果，能清楚看到FIR濾波很好的完成了濾除噪聲信號的功能。

圖9 基于System Generator的FIR設(shè)計Fig.9 Design of FIR based on System Generator

圖10 FIR濾波在Modelsim中的仿真結(jié)果Fig.10 Results of FIR in the Modelsim

4 結(jié)束語

在軟件無線電中，數(shù)字下變頻是整個系統(tǒng)中最關(guān)鍵的信號處理模塊，也是整個軟件無線電收發(fā)機中最耗資源的模塊，它的性能決定了整個軟件無線電收發(fā)機的性能。文中首先分析了傳統(tǒng)的系統(tǒng)級設(shè)計方法所存在的弊端，提出了基于System Generator的系統(tǒng)級設(shè)計方法，并給出了設(shè)計的一般流程和步驟，對多速率處理中的NCO模塊、CIC、HB以及FIR模塊分別進行了驗證和仿真，均符合設(shè)計的要求，并在Modelsim中得到了準(zhǔn)確的驗證。這種設(shè)計方法避免了DSP設(shè)計者在不熟悉硬件描述語言狀況下的復(fù)雜編程，提高了設(shè)計的效率，縮短了設(shè)計周期。

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