基于ispPAC器件的可編程振蕩器設(shè)計(jì)

中州大學(xué)工程技術(shù)學(xué)院 時(shí) 偉

周口師范學(xué)院物理與電子工程系 周子昂

1.引言

在絕大部分電路系統(tǒng)設(shè)計(jì)中，振蕩器是不可或缺的單元電路，用以提供時(shí)鐘或定時(shí)信號(hào)[1]。本文介紹一種基于在系統(tǒng)可編程模擬器件ispPAC20的單片集成振蕩器的設(shè)計(jì)方法，集成電路內(nèi)的參數(shù)具有良好的一致性且受溫度影響小，與由分立模擬元件構(gòu)成傳統(tǒng)振蕩器相比，具有開(kāi)發(fā)速度快、穩(wěn)定性高、使用靈活和集成度高等優(yōu)勢(shì)。

ispPAC20（in-system Programmable Analog Circuit）是美國(guó)Lattice半導(dǎo)體公司推出的可編程產(chǎn)品，該芯片具有在系統(tǒng)可編程技術(shù)的優(yōu)勢(shì)和特點(diǎn)，設(shè)計(jì)人員可通過(guò)開(kāi)發(fā)軟件在計(jì)算機(jī)上快速、便捷地進(jìn)行模擬電路設(shè)計(jì)與修改，對(duì)電路的特性可進(jìn)行仿真分析，然后用編程電纜將設(shè)計(jì)方案下載到芯片當(dāng)中[2]。同時(shí)還可以對(duì)已經(jīng)裝配在印刷線路板上的目標(biāo)芯片進(jìn)行校驗(yàn)、修改或者重新設(shè)計(jì)，其開(kāi)發(fā)軟件為PAC Designer。本文所設(shè)計(jì)電路實(shí)現(xiàn)的頻率可調(diào)范圍在0.3KHz至31KHz，可通過(guò)外接存儲(chǔ)器芯片或在系統(tǒng)配置振蕩器輸出頻率，具有較高的靈活性，可作為單元電路直接應(yīng)用于中低頻數(shù)?；旌想娐废到y(tǒng)之中，具有一定的實(shí)用價(jià)值。

2.ispPAC20的芯片結(jié)構(gòu)

ispPAC20芯片由兩個(gè)基本單元電路PAC塊、兩個(gè)比較器、一個(gè)8位的DAC轉(zhuǎn)換器、配置存儲(chǔ)器、參考電壓、自校正單元、模擬布線池和ISP接口等單元電路組成，其芯片內(nèi)部結(jié)構(gòu)如圖1所示。

其中，兩個(gè)比較器CP1和CP2為可編程差分輸入形式，當(dāng)同相輸入電壓相對(duì)反向輸入電壓為正時(shí)，比較器的輸出為高電平，反之為低電平。比較器CP1的輸出可編程為直接輸出或以PC為時(shí)鐘的寄存器輸出模式，且CP1和CP2的輸出端CP1OUT和CP2OUT可通過(guò)窗口控制在WINDOW端輸出信號(hào)，窗口控制可編程為異或操作（XOR）模式或觸發(fā)器操作（Flip-Flop）模式。

PACblock1由兩個(gè)儀用放大器IA1和IA2、一個(gè)輸出放大器OA1、反饋電阻和電容構(gòu)成差分輸入和輸出的基本單元電路。其中，儀用放大器IA1的輸入端連接一個(gè)端口選擇器，并通過(guò)芯片外部引腳MSEL來(lái)控制；當(dāng)MSEL分別為0和1時(shí)，a和b分別連接至IA1的輸入端。IA1和IA2的整數(shù)增益調(diào)范圍在-10～+10之間，電路輸入阻抗為109，共模抑制比為69dB。輸出放大器OA1中的反饋電阻RF可以編程為連通或斷開(kāi)狀態(tài)，電容C有128種值供編程選擇。芯片中各基本單元通過(guò)模擬布線池實(shí)現(xiàn)互聯(lián)，以組成復(fù)雜模擬電路。

PACblock2與PACblock1的內(nèi)部結(jié)構(gòu)基本相同，但I(xiàn)A4本身可編程的負(fù)整數(shù)增益取值區(qū)間為[-10，-1]，同時(shí)對(duì)IA4設(shè)有極性控制端（Polarity Control）以控制其增益選擇。極性控制端可被編程為四種工作模式：固定模式、PC外接模式、觸發(fā)器模式和CP1OUT連接模式，控制方式如下。

（1）固定模式：IA4增益范圍為[-10，-1]；

（2）PC外接模式：通過(guò)芯片外部引腳PC來(lái)控制增益范圍，PC=1對(duì)應(yīng)[-10，-1]，PC=0對(duì)應(yīng)[1，10]；

（3）觸發(fā)器模式：需同時(shí)編程比較器窗口輸出控制端為觸發(fā)器模式，極性控制端通過(guò)內(nèi)部通道連接至WINDOW端口，以控制IA4增益范圍；

（4）CP1OUT連接模式：極性控制端通過(guò)內(nèi)部通道連接至CP1OUT端口，以控制IA4增益范圍。

圖1 ispPAC20內(nèi)部結(jié)構(gòu)

圖2 振蕩器的內(nèi)部實(shí)現(xiàn)電路

圖3 振蕩器電路對(duì)應(yīng)波形 圖4 輸出信號(hào)頻率F與DAC編碼輸入Code的關(guān)系曲線

DAC單元是一個(gè)8位的電壓輸出數(shù)模轉(zhuǎn)換器。接口方式可選擇為8位并行方式、串行JTAG尋址方式、串行SPI尋址方式。在串行方式中，數(shù)據(jù)的總長(zhǎng)度為8為，D0為數(shù)據(jù)的首位，D7處于數(shù)據(jù)的末位。DAC的輸出是完全差分形式，可以與芯片內(nèi)部的比較器或儀用放大器相連，也可以直接輸出。用戶可通過(guò)查詢芯片說(shuō)明的編碼數(shù)據(jù)進(jìn)行編程配置[3]。

另外，配置存儲(chǔ)器用于存放編程數(shù)據(jù)，參考電壓和自校正模塊完成電壓分配和校正功能。

3.可編程振蕩器電路的實(shí)現(xiàn)

以ispPAC20芯片構(gòu)成單片集成可編程振蕩器電路內(nèi)部連接，如圖2所示。其中虛線框部分構(gòu)成壓控振蕩器電路，實(shí)現(xiàn)差分輸入的控制信號(hào)Uc對(duì)輸出信號(hào)頻率的控制；儀用放大器IA4的輸入被編程與DAC的差分輸出信號(hào)連接，從而通過(guò)對(duì)DAC的編程實(shí)現(xiàn)對(duì)輸出信號(hào)頻率的控制。

對(duì)于壓控振蕩器部分的編程設(shè)置和連接如下，在PACblock2中，儀用放大器IA4的輸入、增益和PC端分別編程至DAC Output、-1和觸發(fā)器模式，反饋電阻編程為開(kāi)路，電容編程為61.59pF，以構(gòu)成積分電路；比較器CP1和CP2連接為窗口比較器，閾值控制由內(nèi)部參考電壓提供，此處編程連接至1.5V；WINDOW輸出端和CP1的輸出分別編程為觸發(fā)器模式和直接輸出模式；按照這種方式編程后，WINDOW輸出端將自動(dòng)地通過(guò)內(nèi)部通道連接至IA4的極性控制端。

DAC的編程范圍在0至255，對(duì)應(yīng)的電壓輸出范圍為-3V至2.9766V；其中，當(dāng)編程為128時(shí)輸出0V，考慮到實(shí)用性且保證壓控振蕩器能正常工作，選擇DAC的編程范圍在129至255，對(duì)應(yīng)輸出電壓范圍在0.0234V至2.966V。

振蕩器電路正常工作時(shí)，對(duì)于已編程的DAC輸出電壓，周期性方波信號(hào)在WINDOW端輸出，其工作原理為：當(dāng)極性控制端PC=0時(shí)，IA4的增益為正值，積分器進(jìn)行正向積分運(yùn)算，OA2的輸出電壓Vout2開(kāi)始線性上升，當(dāng)Vout2的值超過(guò)窗口比較器的上限閾值電壓1.5V時(shí)，CP1輸出高電平，CP2輸出低電平，使輸出端觸發(fā)器置位操作，WINDOW端輸出1；通過(guò)內(nèi)部通道反饋，使得PC=1，從而IA4的增益變?yōu)樨?fù)值，使積分器開(kāi)始反向積分，OA2的輸出電壓開(kāi)始下降，當(dāng)Vout2的值小于下限閾值電壓-1.5V時(shí)，使觸發(fā)器復(fù)位操作，WINDOW端輸出0，積分器再次開(kāi)始正向積分。如此反復(fù)，WINDOW端的狀態(tài)不斷翻轉(zhuǎn)，輸出方波電壓，同時(shí)在OA2端輸出三角波電壓Vout2，對(duì)應(yīng)波形如圖3所示。通過(guò)編程DAC可改變其轉(zhuǎn)換輸出電壓，從而改變積分器的積分時(shí)間，使得輸出信號(hào)頻率得以控制。

4.下載及測(cè)試分析

對(duì)目標(biāo)芯片ispPAC20的編程下載可通過(guò)工具PAC Designer實(shí)現(xiàn)[4]，按照?qǐng)D2所示的參數(shù)和連接方式將電路下載至ispPAC20后，對(duì)DAC在編碼區(qū)間[129,255]內(nèi)分別產(chǎn)生的輸出信號(hào)頻率進(jìn)行測(cè)量，數(shù)據(jù)整理后可得對(duì)應(yīng)關(guān)系曲線，如圖4所示。

測(cè)試數(shù)據(jù)表明，在DAC在編碼區(qū)間[129，255]內(nèi)（對(duì)應(yīng)其轉(zhuǎn)換輸出電壓0.0234V-2.9766V），輸出信號(hào)的頻率與輸入保持良好的線性關(guān)系，實(shí)現(xiàn)的頻率可編程范圍在0.3KHz至31KHz，輸出信號(hào)的頻率曲線具有較好線性度，頻率間隔約為0.28KHz。

影響振蕩器頻率范圍的因素主要有比較器閾值電壓、積分電容和放大器增益。比較器閾值控制端可選擇編程至內(nèi)部參考電壓1.5V或3V、端口IN3或CPIN接受外部調(diào)節(jié)電壓，積分電容的編程范圍為1.07pF至61.59pF，放大器整數(shù)增益范圍為1至10。對(duì)振蕩器輸出信號(hào)的低頻端拓展，可通過(guò)增加比較器閾值電壓或積分電容值來(lái)實(shí)現(xiàn)；通過(guò)減小積分電容和增加放大器增益可縮短積分時(shí)間，以實(shí)現(xiàn)高頻端拓展；經(jīng)測(cè)試，高頻端拓展最高可達(dá)300kHz，但輸出頻率在50KHz以上時(shí)，輸出信號(hào)頻率的線性度顯著下降，這種現(xiàn)象主要由比較器的延時(shí)及放大器的非線性引起。

5.結(jié)束語(yǔ)

本文介紹了一種基于在系統(tǒng)可編程模擬器件ispPAC20的單片集成振蕩器設(shè)計(jì)方法，對(duì)頻率范圍的拓展做了分析，具有開(kāi)發(fā)速度快、可靠性高、靈活性高等優(yōu)點(diǎn)。測(cè)試數(shù)據(jù)表明可實(shí)現(xiàn)的頻率范圍在0.3KHz至31KHz，可作為單元電路直接應(yīng)用于中低頻數(shù)?；旌想娐废到y(tǒng)之中，具有一定的實(shí)用價(jià)值。

[1]時(shí)偉,王福源,路鈴.基于CPLD的片內(nèi)振蕩器設(shè)計(jì)[J].電子技術(shù)應(yīng)用,2007,3:15-16.

[2]華成英.在系統(tǒng)可編程模擬器件簡(jiǎn)介[J].電氣電子教學(xué)學(xué)報(bào),2001,23(5):1-2.

[3]Lattice Semiconductor Co.ispPAC handbook[CD].Version 1.1,1999.

[4]李國(guó)洪,沈明山.可編程器件EDA技術(shù)與實(shí)踐[M].北京:機(jī)械工業(yè)出版社,2004:210-211.