一種低壓工作的開關電流Σ-Δ調制器

牛洪軍，王衛(wèi)東

（桂林電子科技大學 信息與通信學院，廣西 桂林541004）

Σ-Δ調制器采用過采樣和噪聲整形原理，使得噪聲頻譜搬移，獲得高信噪比。此調制器具有高分辨率、高線性的特點。開關電流技術采用模擬電流取樣實現信號處理，用CMOS工藝實現，可用MOS管的柵電容儲存電荷，使得電路無需增加其他元器件，由單一MOS管就能完成電路功能，這種方式的突出優(yōu)點是芯片面積小。此外，高速、低壓工作、寬帶及與標準數字工藝兼容也是其優(yōu)勢。采用開關電流技術實現Σ-Δ調制器兼具有上述兩種優(yōu)點，是實現模數接口的一種重要方法。

開關電流存在的時鐘饋通誤差對電路有嚴重的負面影響，影響分辨率和線性性能。本文采用全差分開關電流存儲單元[1]來消除時鐘饋通誤差，設計了 12 bit分辨率的二階開關電流Σ-Δ調制器并進行了仿真。

1 Σ-Δ調制器的結構

本文設計的二階Σ-Δ調制器的結構如圖1所示，采用傳統結構。包括2個積分器、1個電流比較器（含延時功能）、加法器、2個電流模式DAC。

[2]，在此取增益因子 a=0.5，b=1，c=1。電流模式中的相加可直接由信號線相連來完成。

2 電路設計

2.1 全差分開關電流積分器

圖1包含了2個離散時間積分器。本設計的積分器框圖如圖2(a)所示，每個積分器電路包括2個電流模式采樣保持電路，該電路采用了電流模式負反饋。負反饋開關電流記憶單元具有低輸入阻抗和小傳輸跨導。此開關電流記憶單元的輸入電阻能被降低到傳統第一代開關電流存儲單元的一半。電阻的降低縮短了響應時間。

圖2(b)為全差分開關電流存儲單元。對左半邊電路加以分析，當開關Φ閉合時，轉換函數是輸出電流與輸入電流之比，由式(1)給出：

gmi是MOS場效應管的跨導。顯然，iout+=gm4VX，所以輸入電阻由式(2)給出：

如果所有MOS管的偏置電流I設置相等，并且每個晶體管的寬長比調節(jié)成 gm13=gm17、gm14=gm15、gm16=gm18， 則此開關電流存儲單元的輸入電阻由式(3)給出：

顯然，新的存儲單元輸入阻抗是傳統第一代開關電流存儲單元阻抗的一半。據此，傳輸誤差是低的，并且運行速度高，即時間常數較低。

用全差分電路以消除時鐘饋通誤差[1]。當差分輸出對“M5和M10”與“M4 和 M11”有一由工藝變化和電路適配引起的漂移電流Ierror時， 一個共模漂移電流Ierror將流進下一級，導致系統性能降低。為了解決這個問題，采用差分對來補償漂移電流。如圖2所示，當左側的共模漂移 Ierror電流增加時，晶體管 M1、M2和M3的柵電壓增加。節(jié)點B也一樣，增加的節(jié)點電壓VB產生一個補償電流Icomp以吸收并抵消右側的漂移電流Ierror。在右側呈現同樣的機理。最后，共模輸出電流是穩(wěn)定的。采用對管差分負反饋記憶單元與共模前饋電路相結合的方法，不僅加速了響應，而且也穩(wěn)定了輸出電流。

由存儲單元構成的差分前向歐拉積分器，一個積分器電路包含兩個電流模式采樣保持電路。采樣保持電路包含降低輸入電阻的負反饋電路和改善共模失真的共模前饋（CMFF）電路兩部分。積分器采用全差分結構，一方面可以在一定程度上消除偶次諧波引入的誤差，另一方面可以減小孔徑誤差，從而提高調制器的分辨率[2]。由全差分存儲單元構成的積分器即稱全差分積分器。

2.2 電流量化器及延時部件

比較器如圖3（a）所示[3]，它是通過探測電流的方向來產生正負電平的輸出。積分器的輸出電流分別對比較器的輸入晶體管的柵電容充電或放電，從而使柵電容形成電位差并分別向電源和地電勢變化，然后量化器輸出發(fā)生翻轉，完成電流的比較。如果輸入電流Icmp流進電流比較器，則 M2(PMOS)的源電壓增高，也就是M3的柵電壓增高，導致M3的漏電壓變低并且M2導通。相應地，輸入電阻是低的，因為M2和M3同時輸送。隨著M3的漏電壓通過級聯反相器，輸出電壓是正的。仿真結果顯示轉換電流分別是+200 nA和-200 nA，即當輸入電流超過200 nA時，輸出級是高的，而當輸入電流低于-200 nA時，輸出級是低的。

增加兩級反相器既可以使輸出達到軌到軌電平，又可以增加驅動負載的能力。積分器輸出的電流是很小的，為了提高比較器的靈敏度，比較器的放大倍數就必須設計得很大。在比較器的后面增加一個控制開關和兩級反相器，輸出延遲由時鐘控制。

2.3 電流模式DAC電路（1位D/A轉換器）

圖 3（b）為帶兩個開關（D1和 D2）的共源共柵電流模式1 bit DAC，在此電路中，輸出電流Iout鏡像偏置電流Iref[4]。當開關D1打開，輸出電流 Iout流出，以使Iout=Iref；然而當開關D2打開，輸出電流 Iout流入，以使Iout=-Iref。

2.4 電流鏡

本文設計了一款如圖4所示的高性能的ClassAB電流鏡，電流鏡在電路中的作用有：(1)實現電流的比例輸出；(2)電流鏡可以起到減小傳輸誤差的作用。設計輸入電阻小、輸出電阻大的高性能電流鏡，這樣用在電路級聯中可以起到電流低誤差傳輸的目的。兩個基本電流鏡就可構成同向電流鏡，通過比例電流鏡以實現不同的增益，組合起來可實現分流器和比例分流器。

2.5 偏置電流產生電路

在整個Σ-Δ調制器的電路設計中，會使用到幾個偏置電流。而作為完整的片上系統，必須由自身電路產生這些偏置電流。因此設計了一個帶隙基準電流源來產生所需的其他幾個偏置電流。

2.6 開關和時鐘

整個電路中包含兩相非交疊時鐘SWA和SWB。限于任務量，時鐘采用理想時鐘。另外，積分器中的開關都采用CMOS開關。

將上述基本電路模塊按前文的調制器結構連接，即構成完整的調制器電路。

3 仿真結果

圖5(a)輸入信號為10 kHz、過采樣比OSR為125時，二階開關電流delta-sigma調制器的仿真輸出，此輸出與Matlab下的行為仿真波形一致。圖5(b)為8 192點采樣輸出數據在Matlab下計算出的輸出功率譜密度，它表明提出的調制器有80.23 dB的信噪失真比，相當于13 bit有效位數（ENOB）。在相同OSR下，越高的采樣頻率對應越低的信噪失真比(SNDR)，即高輸入頻率會惡化調制器的分辨率。因此，在128倍的OSR和10.24 MHz采樣頻率下，建議最大輸入頻率為40 kHz[1，5]。Σ-Δ調制器的重要指標是信噪比，計算如下：

式中，N1表示量化器的位數，L表示調制器的階數。

理想奈奎斯特調制器的最大信噪比如下：

由式(5)即可知道1位量化器的調制器的實際等效位數N2。

本文在 0.18 μm CMOS工藝下設計了一個二階sigma-delta調制器。核心單元-開關電流存儲單元采用全差分結構，顯著地降低了時鐘饋通誤差和傳輸電導比誤差。仿真表明，采樣頻率為 5 MHz、OSR為 125、信號頻率為10 kHz時，SNDR和信號帶寬分別是80.23 dB、0.5 kHz～20 kHz。本文設計的調制器不僅實現了低電壓高速率的要求，而且綜合性能也很優(yōu)越。采用該結構調制器構成的過采樣A/D轉換器將是實現模數混合系統中A/D轉換器的一種優(yōu)選方案。其性能如表1所示。與相關文獻所設計的Σ-Δ調制器性能參數的對比如表2所示。

表1 調制器性能

表2 性能比較

參考文獻

[1]Sung Guoming，Yu Chihping，Hung Tsaiwang，et al.Mixedmode chip implementation of digital space SVPWM with simplified-CPU and 12-bit 2.56 ms/s switched-current delta-sigma ADC in motor drive[J].Power Electronics，IEEE Transactions on，2010(1).

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