集成電路開短路失效原因探討

李興鴻，趙俊萍，趙春榮，賴世波

（北京微電子技術(shù)研究所，北京 100076）

0 引言

在集成電路的篩選、測試和使用中，經(jīng)常發(fā)現(xiàn)在母體數(shù)很大的樣本中，總有個別器件出現(xiàn)開短路的嚴重失效模式。根據(jù)分析，都屬于過電應力熔融燒毀。

當判斷為過電應力損傷后，一般都希望知道過電應力是怎樣產(chǎn)生的。但過電應力產(chǎn)生的因素有很多，尋找比較困難。本文就是為了能找到產(chǎn)生過電應力的根本原因而進行的探討。

在失效分析的實踐中，出現(xiàn)開短路的集成電路的種類有很多，電路宏觀結(jié)構(gòu)上有一定的差異。本文為了縮小研究范圍，選取CMOS數(shù)字集成電路作為研究的對象，從CMOS數(shù)字電路的宏觀結(jié)構(gòu)性能出發(fā)，采用列舉法對可能的過電應力原因進行分析，以供今后失效分析及故障歸零做參考。

1 CMOS數(shù)字集成電路結(jié)構(gòu)

CMOS數(shù)字集成電路一般由輸入、內(nèi)部邏輯電路、輸出緩沖器、I/O雙向端口、三態(tài)輸出端口、以及輸入輸出ESD保護結(jié)構(gòu)、電源對地ESD保護結(jié)構(gòu)構(gòu)成。在使用多電壓的電源時，還有電源之間的保護結(jié)構(gòu)、地之間的保護結(jié)構(gòu)。在單電源的情況下，簡化的CMOS數(shù)字電路結(jié)構(gòu)示意如圖1所示，ESD保護網(wǎng)絡示意如圖2所示。圖1中的二極管是n阱與p襯底之間的襯底二極管。除圖中所示外，就物理結(jié)構(gòu)來講，還要考慮如金屬層間電容等寄生結(jié)構(gòu)[1]。

圖1 電路結(jié)構(gòu)示意圖

圖2 ESD保護網(wǎng)絡示意圖

2 過電應力的概念

過電應力的概念比較寬泛。本文所指的過電應力不包括靜電放電（ESD）、雷電、電磁輻射等引起的器件直接燒毀或誘導燒毀等因素，也不包括缺陷導致的熔毀。

我們經(jīng)常使用的過電應力是指超出或違背了器件規(guī)范規(guī)定的電壓和電流應力。過電應力可以是直流、交流，波形也可以是方波、正弦波、鋸齒波及其它非周期瞬時脈沖。從電壓和電流的幅度來看，可以很大，也可以很小，只要產(chǎn)生的局部功率密度足夠大，器件就會因過電應力而損壞。

在失效分析的實踐中，過電應力損傷還經(jīng)常指有明顯可見熔蝕痕跡的損傷，一般表現(xiàn)為鍵合絲熔斷，芯片表面金屬布線熔融蒸發(fā)，硅材料熔融蒸發(fā)。鍵合絲的熔斷可以發(fā)生在任何管腳上，不只是電源或地管腳。

3 過電應力熔融燒毀原因分析

3.1 低壓通路分析

假定器件在規(guī)定的條件下功能和性能合格。我們以圖1和2的電路結(jié)構(gòu)為例，以未加偏置時小電壓下的IV特性來說明可能的電流通路，結(jié)果見表1。

可見，在CMOS數(shù)字集成電路中，任意兩端都可由ESD保護結(jié)構(gòu)等效的二極管以及MOS管的漏電通路構(gòu)成低壓電流通路。這與實測的小電壓下任意兩端組合的IV特性相吻合?？捎脠D3表示，只是D1、D2的正向電壓會有變化，一般在0.2～0.7 V之間，R主體為一個柵控電阻，變化范圍較寬。

圖3 任意兩端的低壓直流等效電路

由圖3可以得出，在無偏置的情況下，只要A、B兩端施加的功率足夠大，此路涉及到的結(jié)構(gòu)單元就會出現(xiàn)損傷。根據(jù)結(jié)構(gòu)單元的損傷情況（有可能需要先進的失效分析工具），反過來確定導電通路，為尋找過電應力的根本原因提供依據(jù)。

3.2 過程異常情況及其對器件的影響

下面按試驗和使用中器件的連接、接電源、接信號和接地等步驟，列舉出容易出現(xiàn)的異常情況及其對器件的影響，見表2。統(tǒng)計雖不全面，但提供了查尋思路。

從表1中可以看出，導致過電應力的因素有很多，且試驗中出現(xiàn)的異常都可歸結(jié)為器件偏置異常。結(jié)合表1和圖1，任意兩端（或一對多）構(gòu)成通路時，輕則出現(xiàn)結(jié)特性異常，重則出現(xiàn)熱電燒毀。而且，正向二極管容易出現(xiàn)過流燒毀；在通過高阻通路或反向二極管時，由于施加了恒流源，容易出現(xiàn)過壓擊穿（如柵穿、PN結(jié)擊穿），局部擊穿后形成低阻放電通路，累積的電荷放電、或施加的電壓未撤除可進一步形成大電流而使器件熱電燒毀?？梢?，過電應力的電壓或電流并不一定要很大。

表1 未加偏置時管腳組合間的低壓通路（IV特性）統(tǒng)計表

在能限制電壓、電流的情況下是不會出現(xiàn)永久損壞的，如IV特性測試以及抗閂鎖試驗時，由于保護得當，器件并不會損壞。所以，在沒有保護的情況下，表2中的各個項目都有可能造成鍵合絲的熔斷及芯片表面熔蝕，并可以發(fā)生在任何管腳上，不單是電源或地管腳。這些都是失效分析中常見的失效模式。

雖可根據(jù)失效模式和導電通路來推測根本原因，但如表2所示，這是一個一對多、多對多的網(wǎng)絡圖，范圍很寬。在實際工作中，參考表2的思路做出故障樹，并根據(jù)其它測量分析及記錄進一步縮小范圍。這個工作需要失效分析、測試、試驗等多方面的配合才有可能完成。但也許仍找不到真正的原因。因為有些現(xiàn)象可能還未意識到，無記錄可查；有些是受失效分析手段的限制，無法深入分析，從而導致證據(jù)不足。不過，通過這些排查，可促進規(guī)范化管理，避免失誤的重復發(fā)生，為后續(xù)準確地尋找失效原因提供支撐材料。

4 結(jié)束語

過電應力可導致集成電路開短路失效。雖然可以根據(jù)失效模式和失效通路來查找根本原因，但過電應力失效的原因有很多，很難判別。CMOS數(shù)字集成電路的任意兩端都可形成電流通路，過電壓或過電流都可導致電路的燒毀而開短路。過電應力的電壓或電流的單一數(shù)值不一定很大，但功率密度大。

表2 試驗過程異常情況統(tǒng)計表

要避免器件的過電應力燒毀，技術(shù)上要采取限流和限壓措施，但關(guān)鍵是要進行規(guī)范化管理，減少或避免出現(xiàn)未按器件規(guī)范使用而引起的器件偏置異常的外圍因素。

[1]AMERA SEKERA EA，DUVVURY C.ESD in silicon integrated circuits[M].Second Edition.New York：John Wiley&Sons.Ltd.，2002.