基于FPGA 的調(diào)頻連續(xù)波測(cè)距信號(hào)處理系統(tǒng)設(shè)計(jì)

李萬峰

(中國空空導(dǎo)彈研究院8 所，河南 洛陽 471009)

近距離測(cè)距技術(shù)是一種探測(cè)距離從零點(diǎn)幾米到幾百米的小型雷達(dá)技術(shù)。該技術(shù)發(fā)射功率小，最小作用距離近或者無測(cè)距盲區(qū)，測(cè)距精度高，結(jié)構(gòu)簡(jiǎn)單，體積小。根據(jù)發(fā)射信號(hào)的波形可將雷達(dá)分為2 種體制:采用脈沖方式進(jìn)行距離測(cè)量的脈沖體制和采用調(diào)頻連續(xù)波(FMCW)進(jìn)行距離測(cè)量的連續(xù)波體制［1］。

目前，基于調(diào)頻連續(xù)波(frequency modulation continuous wave，F(xiàn)MCW)的測(cè)距系統(tǒng)能滿足人們對(duì)測(cè)距精度和系統(tǒng)在惡劣天氣條件下仍能工作的要求，具有獨(dú)特的優(yōu)勢(shì)。這種體制的雷達(dá)久己有之，其主要優(yōu)點(diǎn)有輻射功率小、測(cè)距測(cè)速精度高、設(shè)備相對(duì)簡(jiǎn)單、易于實(shí)現(xiàn)固態(tài)化設(shè)計(jì)、具有良好的電子對(duì)抗(ECM )和低截獲概率(LPI)性能等。20 世紀(jì)70年代以前，該體制的雷達(dá)主要用于測(cè)距和測(cè)速，如近炸引信、連續(xù)波高度計(jì)、測(cè)距雷達(dá)、汽車防震雷達(dá)等。從20 世紀(jì)80年代開始，關(guān)于FMCW 體制雷達(dá)的有關(guān)研究工作得到了普遍重視，加之硬件水平的提高，F(xiàn)MCW 雷達(dá)的理論和技術(shù)水平得到迅速提高，其應(yīng)用已擴(kuò)展到導(dǎo)彈制導(dǎo)、船艦導(dǎo)航、成像、戰(zhàn)場(chǎng)偵察、氣象觀測(cè)等軍用和民用領(lǐng)域［1］。

以FPGA 為核心的信號(hào)處理系統(tǒng)，可利用調(diào)頻連續(xù)波雷達(dá)的優(yōu)勢(shì)，實(shí)現(xiàn)精確測(cè)距，并根據(jù)實(shí)際需要方便地修改程序。

1 連續(xù)波調(diào)頻測(cè)距基本原理

調(diào)頻連續(xù)波的波形參數(shù)對(duì)微波部件和調(diào)頻連續(xù)波信號(hào)源的設(shè)計(jì)要求較低，發(fā)射功率較脈沖法也較小，降低了系統(tǒng)對(duì)末級(jí)功率放大器1dB 壓縮點(diǎn)的要求，這也增加了器件芯片的選擇范圍，降低了整個(gè)系統(tǒng)的設(shè)計(jì)難度。

利用周期鋸齒波對(duì)振蕩源VCO 進(jìn)行頻率調(diào)制。調(diào)頻信號(hào)經(jīng)功率放大后，通過2 個(gè)發(fā)射天線輻射出去。另外，調(diào)頻信號(hào)經(jīng)定向耦合器取一部分能量作為混頻器的本振信號(hào)。在電磁波遇到目標(biāo)并返回接收天線的時(shí)間內(nèi)，發(fā)射信號(hào)頻率相比回波信號(hào)頻率已有了變化，因此在混頻器輸出端出現(xiàn)差頻信號(hào)［2］。該信號(hào)經(jīng)放大、整形等預(yù)處理后送入FPGA 處理器。在單向測(cè)距范圍內(nèi)，由于信號(hào)頻率與目標(biāo)距離一一對(duì)應(yīng)［2］，因此計(jì)算出頻率即可算出探測(cè)器到目標(biāo)的距離。調(diào)頻連續(xù)波測(cè)距系統(tǒng)組成如圖1 所示。

圖1 FMCW 測(cè)距系統(tǒng)組成

差頻信號(hào)的頻率包含由距離時(shí)延產(chǎn)生的頻率差和多普勒頻率，而前者遠(yuǎn)遠(yuǎn)高于后者，因此多普勒頻率對(duì)測(cè)距的影響可忽略不計(jì)。

2 信號(hào)處理系統(tǒng)總體方案

與傳統(tǒng)電路設(shè)計(jì)方法相比，F(xiàn)PGA 具有功能強(qiáng)大，開發(fā)過程投資小，周期短，可反復(fù)編程修改，保密性能好的優(yōu)點(diǎn)。同時(shí)，F(xiàn)PGA 器件廠商較多，器件種類豐富，可根據(jù)需要方便選擇。另外，F(xiàn)PGA 的開發(fā)軟件成熟，在電路設(shè)計(jì)與輸入、功能仿真、綜合、綜合后仿真、實(shí)現(xiàn)、布線后仿真與驗(yàn)證、板級(jí)仿真與驗(yàn)證等方面都有工具［3］。因此，該信號(hào)處理系統(tǒng)方案采用以FPGA 為核心的信號(hào)處理器，電路前端是預(yù)處理電路。

在預(yù)處理電路中，來自混頻器的差頻信號(hào)經(jīng)高增益、大動(dòng)態(tài)范圍、低噪聲電路放大后，進(jìn)入高速器件整形，形成脈沖信號(hào)送入FPGA 處理器。在FPGA 中，首先產(chǎn)生信號(hào)處理工作的一系列時(shí)序，經(jīng)計(jì)算將輸入脈沖的頻率信息轉(zhuǎn)換成距離信息，最終輸出目標(biāo)信息。

FPGA 設(shè)計(jì)在Altera 公司的Quartus II 軟件平臺(tái)上進(jìn)行，綜合利用硬件描述語言Verilog HDL 和原理圖相結(jié)合的方法開發(fā)。FPGA 信號(hào)處理系統(tǒng)設(shè)計(jì)原理如圖2 所示。該信號(hào)處理系統(tǒng)由3 個(gè)模塊，即時(shí)序產(chǎn)生模塊shi_xu、脈沖計(jì)數(shù)模塊pulse_counter 和dsp 組成。其中，shixu 模塊產(chǎn)生FPGA 工作時(shí)序，pulsecounter 和dsp 模塊完成脈沖計(jì)數(shù)、距離計(jì)算及結(jié)果輸出。

圖2 FPGA 信號(hào)處理系統(tǒng)設(shè)計(jì)原理

3 信號(hào)處理系統(tǒng)設(shè)計(jì)

3.1 預(yù)處理電路設(shè)計(jì)

預(yù)處理電路用于放大和整形來自射頻前端的差頻信號(hào)，由放大電路和脈沖整形電路組成。放大電路整個(gè)增益高達(dá)60 dB，動(dòng)態(tài)范圍大，輸出噪聲低，其最小輸入信號(hào)可達(dá)幾十微伏。

脈沖整形電路中的高速比較器采用Max961ESA，該器件由單電源供電，常溫下+5 V 工作電流約為8.5 mA，在關(guān)斷模式下電流低至0. 27 mA;響應(yīng)速度快，延遲時(shí)間只有4.5 ns;2 個(gè)輸入端有保護(hù)電路，各串入1 個(gè)200 Ω 的電阻以及在輸入之間并入2 組反向箝位二極管，每組二極管由3 個(gè)二極管前后串聯(lián)組成;有2 個(gè)互補(bǔ)輸出端可供選擇，而且2個(gè)互補(bǔ)通道的延遲只有0.3 ns;內(nèi)置的遲滯電路可防止因噪聲或寄生反饋的影響，在1 個(gè)輸入端信號(hào)電平接近另1 端時(shí)輸出狀態(tài)來回跳變。脈沖整形電路如圖3 所示。

3.2 時(shí)序產(chǎn)生模塊設(shè)計(jì)

該模塊的功能是利用多個(gè)計(jì)數(shù)器，通過50 MHz 晶振時(shí)鐘產(chǎn)生信號(hào)處理所需的時(shí)序。en 為脈沖計(jì)數(shù)使能信號(hào)，當(dāng)en=1 且有外部輸入脈沖時(shí)，開始計(jì)數(shù);clear 為脈沖計(jì)數(shù)清零信號(hào)，當(dāng)clear =1 時(shí)，對(duì)脈沖計(jì)數(shù)器清零;m2k、m40k 和load 是距離結(jié)果轉(zhuǎn)化及輸出同步信號(hào)。時(shí)序產(chǎn)生仿真結(jié)果如圖4 所示。通過修改clk_repeat、en_repeat、m_load_repeat、m_m40k_repeat 參數(shù)來改變en、m40k、load、clear 和m2k 時(shí)序參數(shù)。

圖3 脈沖整形電路

圖4 時(shí)序產(chǎn)生仿真

3.3 脈沖計(jì)數(shù)模塊設(shè)計(jì)

該模塊在en 和clear 信號(hào)的協(xié)同作用下完成對(duì)來自預(yù)處理電路的脈沖計(jì)數(shù)，并將計(jì)數(shù)結(jié)果q_num［14..0］送給dsp模塊，以作進(jìn)一步處理。

3.4 信號(hào)處理模塊設(shè)計(jì)

該模塊的功能是完成脈沖頻率到距離的轉(zhuǎn)化，即將脈沖計(jì)數(shù)結(jié)果q_num［14..0］轉(zhuǎn)換成距離d［6..0］，之后將7 位的距離信息轉(zhuǎn)換成串碼dis，同時(shí)輸出近距、遠(yuǎn)距標(biāo)志信號(hào)。通過修改參數(shù)num1、num2、num3、num4 可改變距離分辨率和近距遠(yuǎn)距標(biāo)志信息等。

該模塊設(shè)計(jì)中，脈沖計(jì)數(shù)結(jié)果向測(cè)距結(jié)果轉(zhuǎn)化方法為:滿量程距離d［6..0］=7’1111111B 對(duì)應(yīng)的脈沖計(jì)數(shù)結(jié)果為num1 =13’1111111110010B，乘以一個(gè)系數(shù)即為q_num［14..0］=15’111111111111111B。因此，其逆運(yùn)算即脈沖計(jì)數(shù)結(jié)果除以這個(gè)系數(shù)，再右移8 位即可得到測(cè)距結(jié)果d［6..0］。信號(hào)處理仿真如圖5 所示。其中dis_far、dis_near 是遠(yuǎn)距近距標(biāo)志信息，dis 是將d［6..0］通過編碼轉(zhuǎn)化成20 位的編碼再串行輸出。

圖5 信號(hào)處理仿真

4 信號(hào)處理的FPGA 實(shí)現(xiàn)

系統(tǒng)選擇Altera 公司生產(chǎn)的Cyclone III 系列的FPGA(EP3C10E144C8N)。Altera 公司的這款Cyclone III 比上一代FPGA 的功耗低75%，共有144 個(gè)引腳組成，這些I/O 引腳支持6 種單端信號(hào)標(biāo)準(zhǔn)、8 種差分標(biāo)準(zhǔn)，含有10 kbit 邏輯單元(LE)，23 個(gè)數(shù)字信號(hào)處理(DSP)乘法器，存儲(chǔ)器達(dá)400 kbit。Cyclone III 系列比前一代產(chǎn)品每邏輯單元成本降低20%，使設(shè)計(jì)人員能夠更多地在成本敏感的應(yīng)用中使用FPGA［4］。

5 結(jié)束語

調(diào)頻連續(xù)波測(cè)距信號(hào)處理系統(tǒng)采用Cyclone III 系列的FPGA(EP3C10E144C8N)作為核心處理器，在Altera 公司的Quartus II 軟件平臺(tái)上，綜合利用硬件描述語言Verilog HDL和原理圖相結(jié)合的方法進(jìn)行程序設(shè)計(jì)，并將程序下載到FPGA 中。該系統(tǒng)具有工作可靠、可編程化、測(cè)距精度高的特點(diǎn)。

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