基于FPGA的DDS信號獲取與PI反饋算法設計

王存立 趙玉彬 張文志

1 (中國科學院上海應用物理研究所低溫超導高頻腔重點實驗室 上海 201800)

2 (中國科學院研究生院 北京 100049)

世界上多個國家建成了質子或重離子治療裝置，以應對癌癥對人類的威脅。質子和重離子靜止質量較電子大很多，其加速過程中，隨著粒子能量和速度的增加，高頻腔工作腔壓的幅度和頻率也同步變化，即需實現(xiàn)腔壓幅度和頻率掃描，得進行算法設計，以實現(xiàn)高頻腔壓頻率和幅度的同步漸變(Ramping)；另外，為保證被加速的質子被俘獲，穩(wěn)定高頻腔壓信號的幅度和相位，使其分布在相穩(wěn)區(qū)，須設計一套系統(tǒng)對其相位和幅度進行反饋控制[1]。因此，高穩(wěn)定性、高精度的加速器高頻低電平控制系統(tǒng)必不可少。

1 高頻低電平控制總體框架

上海先進質子治療裝置加速器主體采用質子同步加速器，根據(jù)該加速器總體設計要求，高頻系統(tǒng)須將質子能量從7.0 MeV加速至250 MeV，高頻頻率變化范圍為 1.3–7.0 MHz，高頻腔腔體峰峰電壓值為2.0 kV。高頻低電平控制(Low-Level RF Control)將采用基于DDS(Direct Digital Synthesizer)，高速數(shù)模轉換(DAC)，模數(shù)轉換(ADC)和現(xiàn)場可編程門陣列(FPGA)等硬件為基礎的數(shù)字處理方式實現(xiàn)。

直接數(shù)字頻率合成法的優(yōu)點為：(1) 頻率分辨率和切換速度高；(2) 頻率切換時相位可保持連續(xù)；(3) 超寬的頻率范圍，能實現(xiàn)各種調制波和任意波形的產(chǎn)生；(4) 易于實現(xiàn)全數(shù)字化設計等。

圖1為低電平控制系統(tǒng)的硬件布局。其核心器件是FPGA Stratix II EP2S60芯片(美國Altera公司)和 AD9858芯片(美國 ADI公司)，AD9858芯片用于實現(xiàn)直接數(shù)字頻率合成(Direct Digital Synthesis)，內部包含1GSPS的時鐘速度，集成10位的數(shù)模轉換器，相位噪聲低至145 dBc/Hz@1 kHz，32位的可編程頻率寄存器，SPI的串口控制接口。其工作模式為：單音(single tone)、頻率掃描和睡眠模式，實驗中主要用頻率掃描工作模式。

圖1 數(shù)字化高頻低電平系統(tǒng)硬件總體布局Fig.1 Hardware overview of low-level RF system.

直接數(shù)字合成器(AD9858)實現(xiàn)頻率的Ramping功能，當其接收到外部觸發(fā)信號后，通過尋址功能實現(xiàn)不同頻率的輸出。在現(xiàn)場可編程門陣列中可實現(xiàn)各種算法，如幅度Ramping算法，幅度和相位反饋控制算法。

2 軟件系統(tǒng)整體設計

為實現(xiàn)數(shù)字化高頻低電平控制系統(tǒng)，需進行模塊設計：(1) AD9858配置，(2) FPGA算法設計，(3)數(shù)字信號處理板與外圍設備通信設計。由圖 2，經(jīng)配置的AD9858工作在掃頻模式(Ref信號)，在FPGA內部實現(xiàn)幅度Ramping后與腔后反饋信號作比較，通過PI反饋算法實現(xiàn)輸出信號隨參考信號變化。

2.1 配置AD9858

AD9858掃頻模式的配置主要控制以下寄存器：CFR(Control function register，控制功能寄存器)、FTW(Frequency tuning word，頻率控制字)、DFTW(Delta frequency tuning word，步進頻率控制字)和DFRRW(Delta frequency ramping rate word)。

圖2 系統(tǒng)設計方案Fig.2 System design scheme.

2.1.1 設計指標

掃頻范圍1–7 MHz，掃頻步長10 Hz，掃頻周期時長0.5 s。

2.1.2 寄存器參數(shù)的計算[2]

設掃頻狀態(tài)輸出起始頻率為fs，終止頻率為ff，步進頻率為Δf，線性調頻信號掃頻時寬為T，系統(tǒng)參考時鐘頻率為SYSCLK，則頻率控制字為：

步進頻率由下式?jīng)Q定：

用DFRRW表征掃頻周期，其值由式(3)決定：

2.1.3 算法設計與硬件實現(xiàn)

在配置AD9858實現(xiàn)掃頻時，采用Verilog HDL作為硬件描述語言，通過有限狀態(tài)機編碼在ModelSim SE和Altera Quartus II 平臺上進行時序仿真[3–5]。狀態(tài)機編碼設計中狀態(tài)轉換圖如圖3，在Modelsim SE平臺上進行時序仿真得到的結果如圖4所示。

圖3 有限狀態(tài)機狀態(tài)轉換圖Fig.3 State transformation graph of finite state machine.

圖4 AD9858掃頻配置時序仿真Fig.4 Timing simulation of frequency sweeping configuration.

由圖4，輸入?yún)?shù)datain1為FTW，地址為0X03，參數(shù)的前8位為地址位，即03，后面32位為根據(jù)以上公式計算的32位二進制數(shù)據(jù)(下同)；datain2為DFTW，datain3和datain5為DFRRW，其中datain3為掃頻過程中的DFRRW值，當?shù)竭_終止頻率后，datain5寫入寄存器，將DFRRW置零，停止掃頻。輸出信號部分，sclk為配置AD9858時的串行時鐘，在算法設計中，該時鐘的上升沿有效；reset98信號輸出到IORESET，低電平有效；cs(chip select)為片選信號，低電平有效；fud (frequency update)信號的功能為：在其上升沿到來時，將數(shù)據(jù)由AD9858內部buffer寫到其內核中。

將FTW、DFTW、DFRRW和CFR參數(shù)值分別寫入后，reset98將IORESET置為高電平，cs和fud也變?yōu)楦唠娖?，然后開始計數(shù)，AD9858開始掃頻，在頻率到達終止頻率即掃頻時寬達到設計指標時，將DFRRW寄存器(地址為0X02)置零，停止掃頻，并同時計數(shù)，下個周期如此循環(huán)往復，從而實現(xiàn)AD9858掃頻模式配置。

實驗采用FPGA板卡和AD公司的AD9858作為核心器件，配有外圍電路和穩(wěn)壓電源、信號發(fā)生器、示波器、濾波器等外圍設備，編寫Verilog HDL代碼對AD9858進行掃頻模式配置后，將代碼下載到FPGA，在示波器上即可得到掃頻輸出波形如圖5。

圖5 掃頻輸出波形 (a)掃頻起始頻率1 MHz，(b)掃頻至4 MHz，(c)掃頻至終止頻率7 MHzFig.5 Output waveforms of the frequency sweeping mode.(a) Starting frequency of 1 MHz, (b) Sweeping to 4 MHz, (c) Sweeping to the final frequency of 7 MHz

2.2 PI反饋控制

加速器要求不同頻率下均有穩(wěn)定度高的高頻加速電壓，若掃頻輸出不能跟蹤高頻腔的頻率，將會產(chǎn)生失諧，引起高頻電壓的降低和高頻信號相位的漂移，造成質子束流損失，嚴重時會造成高頻發(fā)射機與高頻腔體間的不匹配，使高頻反射功率較大，高頻功率無法傳輸?shù)礁哳l腔，而向其他薄弱環(huán)節(jié)反射，造成高頻功率源產(chǎn)生自激振蕩，甚至危及損壞。若腔體負載與高頻功率發(fā)射機不匹配，亦導致高頻腔體內產(chǎn)生電暈。因此，需通過反饋控制算法使掃頻輸出跟蹤高頻腔的頻率。

另外，RF接收相區(qū)的大小和加速效率均與同步相位相關，同步相位越大，加速效率越高，但接收相區(qū)越小；反之，同步相位小，加速效率低而接收相區(qū)大。另一方面，接收相區(qū)的大小還與所采用的RF電壓有關。在RF加速過程中，應保持質子束流能量變化速率與磁場的變化率相對應，而能量的增益是從RF中獲得的，即：

式中，V為加速器中所有加速腔的總電壓，Bg為主導磁場隨時間的變化率，ρ為在磁鐵中的曲率半徑，T為粒子動能，q為粒子的電荷，R為加速器的平均半徑，φs為同步粒子相對RF腔的相位。

由圖2，Cav信號為從高頻腔取回的信號，經(jīng)ADC后進入FPGA進行數(shù)字IQ解調數(shù)字化成Ifdb和Qfdb，分別與Ref參考信號數(shù)字化后的IRef和QRef經(jīng)數(shù)字PI反饋算法處理，將信號恢復后送出FPGA，經(jīng)DAC后即可得Ramping的高頻信號，從而實現(xiàn)信號的 PI反饋控制。由此可見，PI反饋系統(tǒng)對穩(wěn)定信號幅度和相位具有不可替代的作用，設計穩(wěn)定可靠的數(shù)字 PI反饋系統(tǒng)對加速器高頻腔低電平控制至關重要。

2.2.1 PI反饋控制理論[6]

控制理論中，按偏差的比例(P)、積分(I)和微分(D)進行控制的控制器稱為PID控制器，其控制規(guī)律表達式為：

其中，u(t)為調節(jié)器的輸出信號；e(t)為調節(jié)器的偏差信號，等于給定值與測量值之差；KP為比例系數(shù)；TI為積分時間；TD為微分時間；u0為控制常量；KP/TI為積分系數(shù)；KP/TD為微分系數(shù)。

在數(shù)字PID控制系統(tǒng)中，以求和代替積分，差分代替微分，得到離散PID控制表達式：

式中，k為采樣信號，k=0，1，2，…；u k為第k次采樣時刻的計算機輸出值；e k為第k次采樣時刻輸入的偏差值；ek?1為第k–1 次采樣時刻輸入的偏差值；KI為積分系數(shù)；KD為微分系數(shù)；u0為開始進行PID 控制時的原始初值(應為前一次的給定值)。

若采樣周期取得足夠小，則以上近似計算可獲得精確結果，離散控制過程與連續(xù)控制過程十分接近。由于微分作用對輸入信號的噪聲很敏感，因此，在算法設計中采用數(shù)字PI算法，其離散表達式為：

2.2.2 數(shù)字PI反饋算法設計

由于比例控制可實現(xiàn)對偏差的快速響應，積分控制可消除靜差，因而數(shù)字PI控制系統(tǒng)中，當高頻腔壓信號的幅度和相位與參考信號間發(fā)生偏離時，通過此系統(tǒng)可將比例與積分控制結合起來，在消除靜差的同時加快對偏差的響應，以實現(xiàn)高頻腔壓信號快速準確地跟蹤參考信號，使質子束流被俘獲。

由于在FPGA內部不支持浮點運算，故在設定KP和KI時，需采用二進制整型數(shù)據(jù)對KP和KI歸一化處理，在Verilog代碼中通過截取n位二進制數(shù)據(jù)的高n-m位近似將該二進制數(shù)代表的十進制數(shù)縮小2m倍，算法設計流程如圖6所示。

圖6 PI算法流程圖Fig.6 The flow chart of PI algorithm.

設計中，分別設定refer (參考信號)為幅度1000 V 的方波脈沖信號和 refer=2000×sin(2×pi×n/1024)+2000 (單位V)的正弦信號，先為refer信號定制一個ROM存儲器(在一個周期內均勻取點個數(shù)1024個)，然后作為反饋系統(tǒng)的輸入在Quartus II下進行時序仿真，將反饋結果result數(shù)據(jù)提取后與refer信號作圖，得到的數(shù)據(jù)波形如圖7。

圖 7中，refer為參考信號波形，result為經(jīng)Verilog HDL代碼編寫的PI控制算法在Quartus II平臺下時序仿真的數(shù)據(jù)波形。當refer為方波脈沖信號時，在PI反饋算法控制下，反饋輸出信號幅度從0立即向refer逼近，同時，相位也跟蹤參考信號，待輸出信號幅值和相位接近參考信號后，其波形便跟蹤參考信號波形變化；當輸入?yún)⒖夹盘枮檎倚盘枙r，由于正弦波形的幅度和相位變化較方波變化緩慢，通過PI算法比較，輸出信號的幅值迅速向參考信號逼近，待逼近信號的幅值和相位后，其幅相便隨輸入?yún)⒖夹盘栕兓：侠磉x擇比例系數(shù)KP和積分系數(shù)KI，便可實現(xiàn)波形幅度和相位隨參考信號變化，從而實現(xiàn)系統(tǒng)信號幅度和相位的反饋控制。

圖7 PI反饋控制輸出 (a) refer為方波波形，(b) refer為正弦波形Fig.7 Waveform output of PI feedback control with the refer being square (a) and sine (b) wave forms.

3 結語

質子治療加速器高頻低電平系統(tǒng)對加速器高頻腔的工作狀態(tài)具有不可或缺的作用。在配置AD9858實現(xiàn)頻率Ramping的設計中，掃頻范圍設定為1–7 MHz，在接收到觸發(fā)信號后頻率和幅度同時進行掃描，當停止觸發(fā)后，頻率和幅度均停止掃描，回到初始狀態(tài)。實驗中通過設計Verilog代碼，實現(xiàn)了掃頻模式配置。在PI反饋控制算法設計中，通過調整比例系數(shù)與積分系數(shù)可控制 PI反饋的精度。設計中需對比例與微分參數(shù)作歸一化處理，以滿足FPGA對數(shù)據(jù)精度的要求。經(jīng)配置后的AD9858

輸出的掃頻信號在FPGA內部經(jīng)幅度Ramping算法后作為參考信號和高頻腔后反饋信號作幅度和相位反饋的PI算法，進而使高頻腔壓信號隨參考信號變化，實現(xiàn)高頻腔的低電平控制。

1 徐建銘. 加速器原理(修訂版)[M]. 北京: 科學出版社,1981: 296–304, 373–376 XU Jianming. Principles of accelerator (Revision)[M].Beijing: Science Press, 1981: 296–304, 373–376

2 Analog Devices Inc. 1GSPS direct digital synthesizer AD9858[Z]. www. analog. com, 2003

3 夏宇聞. Verilog 數(shù)字系統(tǒng)設計教程[M]. 第2版. 北京:北京航空航天大學出版社, 2008: 166–175 XIA Yuwen. Verilog digital system design tutorial[M].Second edition. Beijing: Beihang University Press, 2008:166–175

4 王 誠, 蔡海寧, 吳繼華. Altera FPGA/CPLD設計[M] .第2版. 北京: 人民郵電出版社, 2011: 106–115 WANG Cheng, CAI Haining, WU Jihua. Altera FPGA /CPLD design[M]. Second edition. Beijing: Posts and Telecom Press, 2011: 106–115

5 Steve Kilts. Advanced FPGA design: architecture,implementation, and optimization[M]. USA: Wiley-IEEE press, 2007: 69–75

6 方康玲. 過程控制系統(tǒng)[M]. 第2版. 武漢: 武漢理工大學出版社, 2007: 69–101 FANG Kangling. Process control system[M]. Second edition. Wuhan: Wuhan University of Technology Press,2007: 69–101