RS－485圖像數(shù)據(jù)并行傳輸協(xié)議的FPGA設(shè)計(jì)與實(shí)現(xiàn)

蔣玉峰，張志明，崔麥會(huì)，尹業(yè)宏

(1.海軍裝備研究院，北京 102249;2.華中光電技術(shù)研究所武漢光電國家實(shí)驗(yàn)室，湖北 武漢 430073)

同步數(shù)據(jù)鏈路控制(Synchronous Data Link Contro1，SDLC)是20世紀(jì)70年代IBM公司開發(fā)的面向比特的通信傳輸協(xié)議，采用基于SDLC同步協(xié)議的RS－485串行總線具有低差錯(cuò)率、強(qiáng)糾錯(cuò)力和高速遠(yuǎn)距離傳輸?shù)奶攸c(diǎn)［1－2］，被越來越多的光電系統(tǒng)作為圖像信息傳輸使用。采用專用SDLC協(xié)議控制芯片在實(shí)際中存在以下不足:1)速度受限，現(xiàn)有專用控制芯片傳輸速率約2 Mbit/s，難以滿足大容量圖像傳輸要求;2)系統(tǒng)中不同設(shè)備使用不相同的控制芯片，傳輸兼容性差;3)擴(kuò)充接口數(shù)量依賴于硬件的增加。用FPGA來構(gòu)造SDLC協(xié)議，在一片F(xiàn)PGA內(nèi)能設(shè)計(jì)兩路或多路總線接口，同步并行傳輸數(shù)據(jù)，速率成倍增加，且通過編程能修改協(xié)議，可移植性好，應(yīng)用更加靈活。本文通過兩路并行協(xié)議實(shí)現(xiàn)了高清視頻的遠(yuǎn)距離傳輸。

1 圖像傳輸協(xié)議的FPGA實(shí)現(xiàn)

1.1 圖像傳輸系統(tǒng)組成

要傳輸?shù)囊曨l為高清黑白圖像，像素為1024×1024。如圖1所示，視頻信號(hào)經(jīng)10位A/D編碼和8∶1壓縮后，由FPGA控制存儲(chǔ)于RAM中待傳輸。上述圖像按照25 f/s(幀/秒)計(jì)算，傳輸速率需要31.25 Mbit/s。為實(shí)現(xiàn)高清圖像的遠(yuǎn)距離傳輸，采用2路相同的RS－485核同步進(jìn)行傳輸，即一個(gè)FPGA中的兩個(gè)RS－485核各自完成一場(chǎng)圖像數(shù)據(jù)的傳輸，再在遠(yuǎn)端圖像接收裝置中進(jìn)行合成解碼。

圖1 圖像傳輸系統(tǒng)框圖

1.2 圖像傳輸協(xié)議的設(shè)計(jì)

圖像傳輸協(xié)議包括兩個(gè)相同功能的RS－485核，每個(gè)核由接收和發(fā)送模塊組成，其數(shù)據(jù)傳送借用SDLC協(xié)議幀格式，如表1所示，協(xié)議控制框圖如圖2所示，下文將詳細(xì)說明具體工作過程。

表1 SDLC協(xié)議幀格式［3］

圖2 SDLC協(xié)議的控制框圖

1.2.1 接收工作過程

本設(shè)計(jì)中，電路上電后串行數(shù)據(jù)和時(shí)鐘處于接收狀態(tài)，串行數(shù)據(jù)和時(shí)鐘進(jìn)入接收控制器后，送入刪零器，同時(shí)送入串/并轉(zhuǎn)換器和控制電路，當(dāng)刪零器檢測(cè)到連續(xù)5個(gè)“1”后，產(chǎn)生一個(gè)脈沖給控制電路，如果5個(gè)“l(fā)”后為1個(gè)“0”，則控制電路將送到串/并轉(zhuǎn)換器的時(shí)鐘扣除1個(gè)，從而達(dá)到刪零的目的，如果5個(gè)“l(fā)”后仍然為“l(fā)”，并且?guī)L度寄存器中的數(shù)據(jù)值不為零，則中止接收，并將中斷向量寫入中斷寄存器，同時(shí)產(chǎn)生中斷信號(hào)?？刂齐娐愤€負(fù)責(zé)對(duì)幀寄存器中的數(shù)據(jù)進(jìn)行計(jì)數(shù)減，當(dāng)幀長寄存器中的數(shù)為零時(shí)，則中止接收，比較l6位CRC校驗(yàn)是否正確，如正確將接收正常中斷寫入中斷向量寄存器，如不正確將CRC校驗(yàn)錯(cuò)寫入中斷向量寄存器，同時(shí)產(chǎn)生中斷信號(hào)通知微處理器發(fā)送數(shù)據(jù)到FPGA的FIFO模塊，同時(shí)啟動(dòng)數(shù)據(jù)發(fā)送模塊［4］。

1.2.2 發(fā)送工作過程

接口電路工作在發(fā)送方式時(shí)，發(fā)送器收到啟動(dòng)發(fā)信號(hào)后，先發(fā)送“01111110”，然后從地址寄存器中取出控制地址發(fā)送，之后開始發(fā)送數(shù)據(jù)，待發(fā)送數(shù)據(jù)在送入移位寄存器的同時(shí)，也送入CRC校驗(yàn)器和插零器，如果插零器檢測(cè)到5個(gè)連續(xù)的“1”，發(fā)“0”位插入脈沖給控制電路，控制電路將暫停移位寄存器工作，并且產(chǎn)生“0”位插入時(shí)鐘，在5個(gè)“l(fā)”后插入1個(gè)“0”，從而完成“0”插入過程?？刂齐娐愤€負(fù)責(zé)對(duì)幀長寄存器中的數(shù)據(jù)進(jìn)行計(jì)數(shù)減，當(dāng)幀長寄存器中的數(shù)為零時(shí)，將16位CRC校驗(yàn)碼發(fā)送出去，將發(fā)送完成中斷寫入中斷向量寄存器，并產(chǎn)生中斷脈沖，通知FPGA將RS－485置于接收狀態(tài)。

1.2.3 CRC校驗(yàn)

SDLC采用16位循環(huán)冗余校驗(yàn)碼對(duì)整個(gè)幀的內(nèi)容進(jìn)行差錯(cuò)控制，其生成多項(xiàng)式為

根據(jù)循環(huán)系統(tǒng)碼編碼原理，編碼電路示意圖如圖3所示。16級(jí)移位寄存器的初始狀態(tài)全清零，門1開、門2關(guān)，信息位移入編碼電路。一方面數(shù)據(jù)信息經(jīng)或門輸出，另一方面自動(dòng)乘以x16后進(jìn)入除g(x)除法電路，完成除法后，寄存器中的內(nèi)容即為16 bit的校驗(yàn)元。

圖3 CRC校驗(yàn)示意圖

此時(shí)門1關(guān)、門2開，再經(jīng)過16次移位后，將移位寄存器的校驗(yàn)元全部輸出，與輸入信息的校驗(yàn)位進(jìn)行比較，若內(nèi)容相同，則說明信息傳送正確;否則報(bào)錯(cuò)，丟棄該幀。

2 仿真調(diào)試結(jié)果

采用以上方法，選用Altera公司型號(hào)為EP2S30F672I的FPGA，使用Quartus9.0對(duì)功能設(shè)計(jì)進(jìn)行仿真，得到仿真波形如圖4所示。圖中第1行為系統(tǒng)復(fù)位信號(hào)SysRst.n;第2、第3行分別為串行接收數(shù)據(jù)信號(hào)RS485Rxd和接收時(shí)鐘RS485RxdClk;第4行為基準(zhǔn)時(shí)鐘信號(hào)RS485ClkIn，頻率為96 MHz;第5行為發(fā)送的并行數(shù)據(jù)RS485Data;倒數(shù)第2行為發(fā)送數(shù)據(jù)信號(hào)RS485Txd;倒數(shù)第1行為發(fā)送時(shí)鐘信號(hào)RS485TxdClk;其余為FPGA控制邏輯信號(hào);發(fā)送時(shí)鐘信號(hào)由第4行的基準(zhǔn)時(shí)鐘信號(hào)編程分頻后產(chǎn)生。為了使仿真結(jié)果易于直觀判讀，在FPGA內(nèi)部產(chǎn)生TestData測(cè)試數(shù)據(jù)，并將分頻系數(shù)設(shè)置為16。從仿真結(jié)果可知，輸出時(shí)鐘和數(shù)據(jù)與設(shè)計(jì)輸入相吻合。

圖4 基于FPGA的仿真波形圖(截圖)

3 結(jié)論

在某型光電產(chǎn)品中采用兩路并行SDLC協(xié)議完成1024×1024圖像的傳送，傳輸速率可達(dá)32 Mbit/s，動(dòng)態(tài)圖像無失真、拖尾現(xiàn)象，工作穩(wěn)定可靠，該方法可擴(kuò)展至多路并行數(shù)據(jù)傳輸。

［1］NI Haiyan，HU Chao，MA Changwang.Research on a 485－serial network architecture in intelligent uptown management［C］//Proc.2006 IEEE Conf.Mechatronics and Automation.Luoyang:IEEE Press，2006:400－405.

［2］李果萍，成龍，柴波.基于SDLC協(xié)議的同步RS485總線控制器的設(shè)計(jì)［J］. 現(xiàn)代電子技術(shù)，2009，291(4):152－154.

［3］耿立中，王鵬，馬騁，等.RS485高速數(shù)據(jù)傳輸協(xié)議的設(shè)計(jì)與實(shí)現(xiàn)［J］.清華大學(xué)學(xué)報(bào):自然科學(xué)版，2008，48(8):1311－1314.

［4］劉巖俊，閆海霞，何昕.基于FPGA的HDLC協(xié)議的實(shí)現(xiàn)［J］.電子器件，2009，32(3):707－710.