基于DDS和PLL技術(shù)的WCDMA信號(hào)源的設(shè)計(jì)及實(shí)現(xiàn)

胡宜雪，余勛林，江 鵬

(1.光纖通信技術(shù)與網(wǎng)絡(luò)國(guó)家重點(diǎn)實(shí)驗(yàn)室武漢郵電科學(xué)研究院，湖北 武漢 430074;2.武漢虹信通信技術(shù)有限責(zé)任公司，湖北 武漢 430074)

隨著無(wú)線(xiàn)通信領(lǐng)域技術(shù)的發(fā)展，特別是頻率合成技術(shù)的廣泛應(yīng)用，對(duì)信號(hào)源的頻帶寬度、信號(hào)源的信號(hào)質(zhì)量和頻率變化速度等都提出了更高的要求。本文介紹了一種采用DDS(直接數(shù)字合成)芯片輸出信號(hào)作為PLL(鎖相環(huán)合成)參考信號(hào)來(lái)激勵(lì)PLL芯片產(chǎn)生WCDMA信號(hào)的系統(tǒng)，本系統(tǒng)能夠?qū)崿F(xiàn)寬頻帶信號(hào)的輸出且能夠獲得具有高穩(wěn)定度、高準(zhǔn)確度、高頻率分辨力和頻率轉(zhuǎn)換時(shí)間短等性能的信號(hào)。本文的DDS芯片選用一種頻率、相位、幅度都可編程的AD9854芯片，鎖相環(huán)合成芯片選用ADI公司生產(chǎn)的ADF4360-1，方便鎖相環(huán)電路設(shè)計(jì)。

1 系統(tǒng)總體方案分析

該系統(tǒng)主要采用DDS芯片激勵(lì)系統(tǒng)電路中的PLL芯片產(chǎn)生WCDMA信號(hào)，其方案分析如下:

在系統(tǒng)方案中，一般信號(hào)源的本振發(fā)生電路都是采用鎖相環(huán)芯片+低通環(huán)路濾波+VCO的方式產(chǎn)生。這種方案的應(yīng)用比較靈活，對(duì)于不同的信號(hào)頻率輸出，可以通過(guò)更換VCO進(jìn)行輸出頻率的改變且此種方案相位噪聲較好［1］。但這種方案具有成本較高、整個(gè)系統(tǒng)電路面積較大、結(jié)構(gòu)尺寸較大等缺點(diǎn)，不能滿(mǎn)足本文WCDMA信號(hào)源成本低及體積小等要求，故本系統(tǒng)從集成方案考慮。本文主要是采用Analog，National Semi，TI等公司推出的集成鎖相環(huán)芯片方案，這種方案的優(yōu)點(diǎn)是鎖相環(huán)電路集成度高、體積小、成本低，滿(mǎn)足本文WCDMA信號(hào)源的成本低廉、體積小等要求。

另外，由于本系統(tǒng)為了滿(mǎn)足通信的要求希望信號(hào)的輸出頻率帶寬要盡可能寬，所以信號(hào)的頻率分辨力必須盡可能的小。但是目前PLL只可能做到頻率分辨力為100 kHz，10 kHz或者 1 kHz，而 DDS 則可以做到1 Hz以下;再者，本信號(hào)源由于為研發(fā)實(shí)驗(yàn)和工程開(kāi)通使用，所以要求輸出頻率要具有頻率準(zhǔn)確度和頻率穩(wěn)定度。由于輸出頻率的穩(wěn)定性直接由參考頻率源的穩(wěn)定性來(lái)決定［2］，因此要選用一個(gè)具有較高頻率分辨力高穩(wěn)定輸出、低相位噪聲的參考頻率源。

最后，因?yàn)楸鞠到y(tǒng)設(shè)計(jì)的輸出信號(hào)要求具有頻率轉(zhuǎn)換時(shí)間短、頻率分辨力高等優(yōu)點(diǎn)。而DDS和PLL都具有各自的性能特點(diǎn)，性能上的不足對(duì)它們的使用范圍進(jìn)行了限制，因此采用DDS和PLL相結(jié)合的方法能夠彌補(bǔ)各自性能特點(diǎn)上的不足，得到相噪低、分辨力高、頻帶寬和雜散低的輸出信號(hào)。本文主要采用DDS輸出作為PLL電路參考頻率源，使PLL的輸出信號(hào)有較高的頻率分辨力，同時(shí)DDS產(chǎn)生的信號(hào)，PLL可以倍頻到工作的頻率范圍，系統(tǒng)實(shí)現(xiàn)簡(jiǎn)單，系統(tǒng)的總體方案如圖1所示。

圖1 系統(tǒng)功能結(jié)構(gòu)框圖

為了保證DDS輸出信號(hào)有高純度的頻譜，DDS輸出的信號(hào)在接入鎖相環(huán)電路前通過(guò)濾波器進(jìn)一步平滑和濾掉外帶雜散信號(hào)，當(dāng)環(huán)路鎖定后，DDS和PLL的分辨力以及系統(tǒng)的輸出［2］為

式中:Fout和FDDS-out分別為PLL和DDS的輸出信號(hào)頻率;fDDS-out為經(jīng)過(guò)R分頻器后的PLL的頻率步進(jìn);FDDSW為DDS時(shí)鐘的工作頻率;NADF4360－1為ADF4360-1環(huán)路分頻比。B(13 bit)，A(5 bit)，R(14 bit)分別為 ADF4360-1 芯片內(nèi)部可編程分頻計(jì)數(shù)器，在式(1)中，令NADF4360－1=BP+A，其中P為ADF4360-1預(yù)設(shè)的雙模計(jì)數(shù)器的值［3］。ΔFDDS為DDS的頻率分辨力，N為DDS中相位累加器的字長(zhǎng)，ΔFPLL為鎖相環(huán)PLL的輸出信號(hào)的分辨力。

PLL參考信號(hào)的頻率能夠以較小的步進(jìn)改變，選擇合適的帶寬PLL的輸出能夠以DDS分辨力的倍數(shù)倍頻到PLL的工作的頻率范圍內(nèi)。在本系統(tǒng)中DDS的N(相位累加器的字長(zhǎng))為48，工作時(shí)鐘頻率設(shè)為100 MHz，DDS輸出的分辨力由公式(2)可得為3.6×10-7Hz，由此可以得到相同量級(jí)的PLL倍頻值。所以鎖相環(huán)輸出的信號(hào)能實(shí)現(xiàn)較高的頻率分辨力，由系統(tǒng)框圖可知PLL中VCO的輸出頻率即為系統(tǒng)產(chǎn)生的工作頻率。

2 WCDMA信號(hào)源的鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)

本信號(hào)源采用集成鎖相頻率合成芯片ADF4360-1設(shè)計(jì)鎖相環(huán)電路，本方案的優(yōu)點(diǎn)是集成度高、體積小、成本低;缺點(diǎn)是相噪差一些，但滿(mǎn)足WCDMA直放站規(guī)范的要求，鎖相環(huán)電路的設(shè)計(jì)對(duì)整個(gè)系統(tǒng)的穩(wěn)定性起著至關(guān)重要的作用。

2.1 環(huán)路濾波器電路設(shè)計(jì)

由于本信號(hào)源采用DDS輸出信號(hào)作為PLL電路的參考信號(hào)，所以要特別注意PLL的轉(zhuǎn)換時(shí)間與DDS的轉(zhuǎn)換時(shí)間的相互關(guān)系，只有當(dāng)PLL的轉(zhuǎn)換時(shí)間小于DDS的轉(zhuǎn)換時(shí)間時(shí)，PLL電路才能正常工作。DDS輸出的頻率帶寬和掃頻周期決定了DDS的轉(zhuǎn)換時(shí)間，而鎖相環(huán)電路中經(jīng)過(guò)R分頻后進(jìn)入的鑒相器的頻率值決定了PLL的轉(zhuǎn)換時(shí)間［4］，根據(jù)式(1)可以計(jì)算出信號(hào)源相應(yīng)的工作頻率;所以在本信號(hào)源PLL電路設(shè)計(jì)中為了實(shí)現(xiàn)比較快速的頻率轉(zhuǎn)換，要采用較高的鑒相頻率，從而保證DDS的頻率轉(zhuǎn)換速度能夠與PLL的頻率鎖定同步，保證系統(tǒng)能夠正常工作。

因此本信號(hào)源采用1 MHz的鑒相頻率，為了使鎖相環(huán)易于鎖定，環(huán)路帶寬不能太寬，故設(shè)計(jì)環(huán)路帶寬等于鑒相頻率的1/10，環(huán)路鎖定后，可以進(jìn)一步對(duì)環(huán)路帶寬進(jìn)行調(diào)整，同時(shí)為確保環(huán)路的穩(wěn)定性，本系統(tǒng)的相位裕量設(shè)計(jì)為60°。

本鎖相環(huán)路電路采用的環(huán)路濾波器結(jié)構(gòu)如圖2所示。采用ADI公司提供的專(zhuān)用設(shè)計(jì)與仿真工具軟件ADIsim-PLL來(lái)進(jìn)行環(huán)路濾波器的設(shè)計(jì)。

圖2 環(huán)路濾波器

為了分析和評(píng)估本設(shè)計(jì)頻率合成器的相位噪聲好壞，采用ADISimPLL軟件對(duì)該方案的相位噪聲模擬仿真，仿真結(jié)果如圖3所示。這里給出頻率為2150 MHz，環(huán)路帶寬為100 kHz的相位噪聲仿真圖形，從圖中可以看出相位噪聲為-89 dBc/Hz@1 kHz，此方案滿(mǎn)足了設(shè)計(jì)目標(biāo)的要求。

圖3 2160 MHz相位噪聲圖

2.2 WCDMA信號(hào)源鎖相電路設(shè)計(jì)與實(shí)現(xiàn)

根據(jù)該仿真結(jié)果設(shè)計(jì)的最終鎖相環(huán)電路如圖4所示。

圖4 鎖相環(huán)電路圖

圖1系統(tǒng)設(shè)計(jì)框圖中ADF4360-1和AD9854的工作電平為3.3 V，放大器和數(shù)控衰減器的供電為5 V，本設(shè)計(jì)電源電路采用LM7805和TPS76333兩芯片來(lái)分別輸出各芯片所需要的工作電壓。由于AD9854的控制字的寫(xiě)入是由單片機(jī)的并行輸入實(shí)現(xiàn)的，而ADF4360-1則采用串口通信的方式寫(xiě)入，單片機(jī)的輸出數(shù)據(jù)和地址以及控制信號(hào)都經(jīng)過(guò)本電源電路電平轉(zhuǎn)換后輸入各芯片完成控制字的寫(xiě)入，其電源電路如圖5所示。

圖5 系統(tǒng)供電電路

本電路設(shè)計(jì)中，為鎖相環(huán)路ADF4360-1提供精確參考頻率的參考頻率源設(shè)為13 MHz，由于本設(shè)計(jì)中ADF4360-1的PDF輸入頻率fDDS-out為1 MHz，由ADF4360-1器件資料，可計(jì)算出參考時(shí)鐘分頻R=13，N=2140，此時(shí)將Prescaler參數(shù)值設(shè)置為16，故計(jì)數(shù)器A=12，計(jì)數(shù)器B=133。本信號(hào)源頻率合成器本征信號(hào)輸出功率設(shè)為-6 dBm，核心電流設(shè)置為15 mA，故控制寄存器Control Latch初值設(shè)置為4FF928H，N寄存器初值設(shè)置為008532H;R寄存器初始化設(shè)置為000035H，如表1所示;另外，在程序中可以通過(guò)修改A和B的值來(lái)改變VCO的輸出頻率從而改變選頻中心頻率［5］。

表1 寄存器初始化值的設(shè)置

3 系統(tǒng)電路的實(shí)現(xiàn)及性能測(cè)試

為了滿(mǎn)足不同設(shè)備和實(shí)驗(yàn)的需求，本信號(hào)源設(shè)計(jì)兼容撥碼開(kāi)關(guān)和RS-485向ADF4360-1設(shè)置頻率功能，其設(shè)計(jì)思路如下。

撥碼開(kāi)關(guān)設(shè)置信號(hào)源頻率:撥碼開(kāi)關(guān)引腳和單片機(jī)I/O口相連，查詢(xún)I/O口狀態(tài)，并轉(zhuǎn)換成撥碼開(kāi)關(guān)設(shè)置的頻率。同時(shí)當(dāng)撥碼開(kāi)關(guān)設(shè)置的頻率發(fā)生變化時(shí)，單片機(jī)將撥碼開(kāi)關(guān)新設(shè)置的頻率與保存在單片機(jī)E2PROM中設(shè)置頻率相比較，若不同則同時(shí)改變E2PROM中的存儲(chǔ)的頻率，并相應(yīng)采用串行方式向ADF4360-1寫(xiě)入數(shù)據(jù)改變信號(hào)源中心頻率的輸出。

RS-485設(shè)置信號(hào)源頻率:按照RS-485協(xié)議對(duì)串口接收到的數(shù)據(jù)進(jìn)行分析，設(shè)置信號(hào)源頻率等基本命令。當(dāng)通過(guò)RS-485設(shè)置頻率時(shí)，通過(guò)RS-485協(xié)議對(duì)數(shù)據(jù)進(jìn)行分析，對(duì)模塊進(jìn)行查詢(xún)和命令，相應(yīng)設(shè)置ADF4360-1的輸出。

其信號(hào)源軟件流程圖如圖6所示。

圖6 信號(hào)源軟件流程圖

為了進(jìn)一步提高本信號(hào)源的實(shí)用價(jià)值，在鎖相環(huán)輸出頻率后可以通過(guò)HMC247芯片和RF增益模塊對(duì)信號(hào)的輸出功率進(jìn)行可調(diào)，HMC247通過(guò)單片機(jī)和撥碼開(kāi)關(guān)進(jìn)行控制，調(diào)控范圍為0～31 dB。

在本設(shè)計(jì)中根據(jù)系統(tǒng)輸出頻率要求，設(shè)定ADF4360-1寄存器參數(shù)后，由公式(1)可以計(jì)算出鎖相環(huán)的輸出信號(hào)的中心頻率越為2150 MHz。在測(cè)試本系統(tǒng)輸出信號(hào)時(shí)，由于ADF4360-1要求輸入?yún)⒖夹盘?hào)頻譜純度較高，因此AD9854為了提供精準(zhǔn)的參考信號(hào)，先通過(guò)放大器放大信號(hào)然后經(jīng)過(guò)LC帶通濾波器對(duì)信號(hào)進(jìn)行提純。經(jīng)PLL倍頻后產(chǎn)生的輸出頻率的相噪測(cè)試如圖7所示，最后測(cè)得相位噪聲為-99 dBc/Hz@1kHz(如圖7所示)達(dá)到了WCDMA信號(hào)的標(biāo)準(zhǔn)。

圖7 測(cè)試圖(截圖)

4 小結(jié)

本文介紹了一種采用DDS和PLL技術(shù)相結(jié)合，兼容RS485和撥碼開(kāi)關(guān)進(jìn)行頻率設(shè)置并能功率可調(diào)的WCDMA信號(hào)源的設(shè)計(jì)，給出了設(shè)計(jì)的關(guān)鍵參數(shù)、控制流程以及部分電路圖。由于ADF4360-1內(nèi)部集成VCO、外部通過(guò)單片機(jī)I/O口寫(xiě)入控制字，因此該信號(hào)源具有外圍電路簡(jiǎn)單、調(diào)試方便、功耗和成本低等特點(diǎn)，可廣泛應(yīng)用于工程人員開(kāi)通現(xiàn)場(chǎng)測(cè)試，研發(fā)整機(jī)設(shè)備老化、溫升實(shí)驗(yàn)，生產(chǎn)批量設(shè)備的老化實(shí)驗(yàn)以及模塊的調(diào)試具有很高的實(shí)用價(jià)值。

［1］金鋼.鎖相環(huán)頻率合成方式的彩電數(shù)字調(diào)諧系統(tǒng)［J］.電視技術(shù)，1989，13(1):7-13.

［2］張厥盛，鄭繼禹.鎖相技術(shù)［M］.西安:西安電子科技大學(xué)出版社，1994.

［3］Analog Devices Inc.ADF4360-7 intergraded synthesizer and VCO［M］.Norwood:Analog Devices Inc.，2004.

［4］陳邦媛.射頻通信電路［M］.北京:科學(xué)出版社，2002.

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