基于單電極雙模態(tài)數(shù)字化系統(tǒng)設(shè)計(jì)*

劉 亞，王化祥，高振濤

(1.天津大學(xué)電氣與自學(xué)動(dòng)化工程院，天津300072;2.華北石油采油工藝研究院，河北任丘062552)

電阻/電容層析成像(ERT/ECT)是目前電學(xué)成像技術(shù)最為成熟的兩種工作模態(tài)。通常雙模態(tài)結(jié)構(gòu)分別采用ECT和ERT兩套陣列電極進(jìn)行組合［1］。然而，由于電阻及電容兩模態(tài)分別獨(dú)立運(yùn)行，難以實(shí)現(xiàn)對(duì)多相流同一截面的同步測(cè)量，為此作者提出了一種單電極雙模態(tài)陣列電極結(jié)構(gòu)［2－6］，不僅簡(jiǎn)化雙模態(tài)電極結(jié)構(gòu)設(shè)計(jì)，增強(qiáng)魯棒性，而且有效拓展測(cè)量范圍。

1 ERT/ECT雙模態(tài)傳感器設(shè)計(jì)

設(shè)計(jì)的單電極雙模態(tài)陣列電極如圖1所示。傳感器徑向截面結(jié)構(gòu)由三層構(gòu)成:外層為金屬管，起結(jié)構(gòu)固定作用，同時(shí)用于減小外部環(huán)境的電磁干擾，防止外界物質(zhì)的變化影響被測(cè)值;中間為薄的絕緣物質(zhì)層;陣列電極等間距地附設(shè)在絕緣物質(zhì)層的內(nèi)徑上。

圖1 單電極雙模態(tài)傳感器

其中，ν(z)為被測(cè)介質(zhì)的電導(dǎo)率或介電常數(shù)，φ(z)表示相應(yīng)電勢(shì)分布函數(shù)。

由于設(shè)定為似穩(wěn)場(chǎng)，二者的耦合關(guān)系可忽略，當(dāng)ν(z)視為常數(shù)時(shí)，方程(1)可簡(jiǎn)化為L(zhǎng)aplace方程，

研究的區(qū)域?yàn)楣艿纼?nèi)部(Ω={z||z|≤R})，R為管道半徑，激勵(lì)電極上的電勢(shì)為φ=V0，其余電極接地，即φ=0。在k-by-k激勵(lì)模式(在k個(gè)相鄰電極上施加激勵(lì)電壓，其余N－k個(gè)電極與地同電位)［7］中，設(shè) γ1和γ2分別為k相鄰激勵(lì)電極與其余N－k接地(或虛地)電極對(duì)應(yīng)的邊界，θ0和θ1分別為邊界γ1對(duì)應(yīng)圓弧的起始角和終止角。對(duì)任一測(cè)量電極，設(shè)其對(duì)應(yīng)的弧長(zhǎng)的起始角和終止角分別為α和β，則單位長(zhǎng)度電極上獲取的電容值即電阻抗虛部的表達(dá)式為

而單位長(zhǎng)度電極上獲取的電導(dǎo)值，即電阻抗實(shí)部的表達(dá)式為

由式(3)和式(4)不難看出，同一電極上可以同步獲得阻抗的虛部和實(shí)部信息，這種結(jié)構(gòu)能夠測(cè)量導(dǎo)電性和非導(dǎo)電性介質(zhì)，且傳感器的電學(xué)參數(shù)可由幾何尺寸解析表達(dá)。傳感器的半徑R并不影響傳感器的性能，傳感器上獲取的信號(hào)，除物質(zhì)的性質(zhì)外，僅與電極對(duì)應(yīng)的圓心角和軸向長(zhǎng)度相關(guān)。在多相流檢測(cè)中，ERT測(cè)量對(duì)象的電阻值約為10 Ω～104Ω，ECT測(cè)量對(duì)象的電容范圍約為10－15F～10－11F。

設(shè)計(jì)的單電極雙模態(tài)傳感器，管道內(nèi)徑為12.5 cm，外徑為15 cm，電極高7.7 cm，寬2 cm，16電極均勻安裝在管道內(nèi)壁。

2 整體框架

數(shù)字化的ERT/ECT系統(tǒng)如圖2所示，主要包括4個(gè)單元［8］:敏感電極陣列;數(shù)據(jù)采集與信號(hào)處理單元;圖像重建單元及圖像顯示單元。其中，數(shù)據(jù)采集與信號(hào)處理單元主要由FPGA和前端電路構(gòu)成，圖像重建單元由主控制器DSP實(shí)現(xiàn)。由于ERT(ECT)模態(tài)硬件系統(tǒng)具有一定相似性，僅僅激勵(lì)測(cè)量模式有所不同，因此可簡(jiǎn)化系統(tǒng)設(shè)計(jì)。

圖2 雙模態(tài)系統(tǒng)的結(jié)構(gòu)框圖

3 關(guān)鍵單元設(shè)計(jì)

3.1 邏輯控制單元

本文采用在FPGA內(nèi)嵌入8 bit微控制器軟核的方案，控制ERT和ECT系統(tǒng)多路選通單元、PGA增益調(diào)節(jié)以及相敏解調(diào)開(kāi)啟等。由DSP啟動(dòng)數(shù)據(jù)的采集，ADC采集的數(shù)據(jù)在FPGA內(nèi)進(jìn)行預(yù)處理后，先暫存到FPGA構(gòu)建的FIFO中，然后由DSP通過(guò)擴(kuò)展存儲(chǔ)器接口讀入DSP內(nèi)存進(jìn)一步處理，控制單元結(jié)構(gòu)如圖3所示。

圖3 邏輯控制單元

3.2 信號(hào)發(fā)生單元

ECT系統(tǒng)采用正弦電壓信號(hào)作為激勵(lì)，單激勵(lì)單測(cè)量模式，激勵(lì)頻率為500 kHz。而ERT采用相鄰電流激勵(lì)/相鄰電壓測(cè)量的四電極工作模式，激勵(lì)頻率選為100 kHz?？紤]兩種模態(tài)電極激勵(lì)、選通靈活方便，作者設(shè)計(jì)了基于FPGA的電壓和電流激勵(lì)信號(hào)生成單元［9］，如圖4所示。

圖4 激勵(lì)信號(hào)生成單元

VCCS電路將電壓激勵(lì)信號(hào)轉(zhuǎn)換成電流激勵(lì)信號(hào)。測(cè)試表明，當(dāng)輸出頻率為1 MHz時(shí)，輸出阻抗可達(dá)200 kΩ，可以且滿足ERT對(duì)電流源的要求。

3.3 測(cè)量單元

3.3.1 電阻測(cè)量電路

ERT系統(tǒng)采用相鄰電流激勵(lì)/相鄰電壓測(cè)量的四電極方式，如圖5所示。電極對(duì)(2，3)到(16，1)共15個(gè)電阻為敏感場(chǎng)相鄰電極之間的等效電阻。電極2具有最高電位，電極1電位最低。測(cè)量電極對(duì)從(2，3)到(16，1)，差分放大電路的共模輸入電壓由最大變化到最小，要求放大電路具有高的共模抑制比，本系統(tǒng)只測(cè)量其中13個(gè)，對(duì)兩端的(2，3)和(16，1)電極對(duì)不測(cè)量。設(shè)由放大器獲得的被測(cè)電阻兩端的電壓為Ux，則被測(cè)電阻為Rx=Ux/Ix=Ux/Is。被測(cè)電阻兩端的電壓信號(hào)經(jīng)過(guò)差分放大后進(jìn)入信號(hào)預(yù)處理單元。

圖5 電流激勵(lì)/電壓測(cè)量模式電路

3.3.2 電容測(cè)量電路

電容測(cè)量電路的核心為 C/V轉(zhuǎn)換［10－11］電路，采用具有抗雜散電容能力的交流法，如圖6所示。

圖6 交流法C/V轉(zhuǎn)換電路

C/V轉(zhuǎn)換電路輸出電壓為

幅值響應(yīng)為

相位響應(yīng)

系統(tǒng)設(shè)計(jì)選取適當(dāng)?shù)腞f、Cf，使之滿足ωCfRf?1條件，輸出電壓為

3.4 相敏解調(diào)

由R/V或C/V轉(zhuǎn)換電路輸出的交流電壓信號(hào)，經(jīng)過(guò)可編程增益放大器后，經(jīng)A/D轉(zhuǎn)換為數(shù)字量，由FPGA 完成相敏解調(diào)［12］。

常用的數(shù)字解調(diào)方法有FFT解調(diào)和正交序列解調(diào)［1］。本系統(tǒng)采用正交序列解調(diào)，

設(shè)被解調(diào)信號(hào)u(n)為

同相參考信號(hào)i(n)和正交參考信號(hào)q(n)分別為

其中N為每個(gè)激勵(lì)信號(hào)周期的采樣點(diǎn)數(shù)，θ為由介質(zhì)或電路引起的相移。當(dāng)N為偶數(shù)時(shí)，同相分量(實(shí)部)和正交分量(虛部)分別為

FPGA實(shí)現(xiàn)正交解調(diào)的具體框圖如圖7所示。設(shè)計(jì)中采用DDS IP核產(chǎn)生的正弦和余弦序列作為解調(diào)的參考信號(hào)，保證了參考信號(hào)與激勵(lì)信號(hào)、測(cè)量信號(hào)在頻率上的完全一致性，進(jìn)而保證了解調(diào)結(jié)果的準(zhǔn)確性。

圖7 FPGA實(shí)現(xiàn)正交解調(diào)的具體框圖

圖8為利用FPGA進(jìn)行正交序列解調(diào)，分別獲得的ERT/ECT模態(tài)測(cè)量電壓U形曲線。

圖9為ERT/ECT雙模態(tài)系統(tǒng)總體框圖。

4 系統(tǒng)性能實(shí)驗(yàn)研究

4.1 系統(tǒng)重復(fù)性測(cè)試

系統(tǒng)對(duì)電容或電阻進(jìn)行重復(fù)測(cè)量，連續(xù)記錄n個(gè)數(shù)據(jù)，其結(jié)果為 x1，x2，……xn，其標(biāo)準(zhǔn)差可由Bessel公式［13］計(jì)算

n為重復(fù)測(cè)量示值的數(shù)目，這里取為50。

圖9 ERT/ECT雙模態(tài)系統(tǒng)結(jié)構(gòu)

對(duì)儀器示值重復(fù)性以擴(kuò)展不確定度ks表征［14］，即儀器的示值重復(fù)性數(shù)值為系數(shù)k與一定的置信概率P相對(duì)應(yīng)。一般認(rèn)為重復(fù)條件下多次測(cè)量的結(jié)果服從正態(tài)分布，取P=95%時(shí)，通過(guò)查表可知k=2。

對(duì)ERT系統(tǒng)的評(píng)價(jià)，被測(cè)電阻以精密電阻箱作為標(biāo)準(zhǔn)，被測(cè)阻值分別取200 Ω，400 Ω，800 Ω 和1 000 Ω，ERT系統(tǒng)測(cè)量獲得的測(cè)量結(jié)果如圖10所示。

圖10 ERT單通道電阻測(cè)量值

示值重復(fù)性分別為:0.591 217，0.470 315，0.141 258，0.069 944。

圖11 激勵(lì)電壓幅值為Vpp=13.50 V

4.2 系統(tǒng)實(shí)時(shí)性測(cè)試

在工業(yè)生產(chǎn)過(guò)程中，過(guò)程成像要求系統(tǒng)具有較高的實(shí)時(shí)性。影響過(guò)程成像系統(tǒng)整體速度的因素:①數(shù)據(jù)采集速度;②算法實(shí)現(xiàn)速度;③數(shù)據(jù)傳輸速度;④圖像顯示速度。對(duì)于ECT/ERT硬件系統(tǒng)，只討論前三個(gè)方面的因素。

以ECT系統(tǒng)為例，重建一幅圖像需要16×15=240個(gè)電壓幅值數(shù)據(jù)，由于測(cè)量數(shù)據(jù)的互易性，系統(tǒng)只需測(cè)量120個(gè)獨(dú)立測(cè)量數(shù)即可重建一幅圖像。FPGA采集一幀數(shù)據(jù)所需時(shí)間t1=16×［15×(NT+tm)+te］/2，本系統(tǒng)采用500 kHz正弦信號(hào)作為激勵(lì)，激勵(lì)信號(hào)的周期T=2 μs;N為獲得一個(gè)電壓幅值數(shù)字相敏解調(diào)所需的A/D采樣周期數(shù)，N的取值會(huì)影響到系統(tǒng)的解調(diào)精度和數(shù)據(jù)采集速度，當(dāng)N值越大，系統(tǒng)的解調(diào)精度越高，而數(shù)據(jù)采集速度相對(duì)降低，綜合考慮，本系統(tǒng)中N值取為20，即每20個(gè)激勵(lì)信號(hào)周期獲得一個(gè)電壓幅值數(shù)據(jù);te為激勵(lì)電極切換以及激勵(lì)電極切換后被測(cè)區(qū)域電場(chǎng)穩(wěn)定所需時(shí)間;tm為測(cè)量電極切換以及PGA增益設(shè)置所需時(shí)間。其中，te、tm僅為幾十 ns，此時(shí)，t1=4 800 μs。

圖像重建算法主要涉及矩陣運(yùn)算，通過(guò)大量乘法和加法運(yùn)算實(shí)現(xiàn)。本系統(tǒng)選用的TMS320C6416DSP內(nèi)部集成有兩個(gè)硬件乘法器，完成4個(gè)16 bit(16 bit的乘法運(yùn)算只需一個(gè)時(shí)鐘周期。DSP的系統(tǒng)工作時(shí)鐘為600 MHz，每秒鐘可以實(shí)現(xiàn)2400MMAC(百萬(wàn)次乘累加)運(yùn)算。如果每幅圖像用有限元剖分為812個(gè)單元，每120個(gè)測(cè)量數(shù)據(jù)重建一幅圖像，則在重建算法實(shí)現(xiàn)過(guò)程中需要進(jìn)行812×120=97 440次MAC運(yùn)算。利用該款DSP完成以上運(yùn)算只需t2=40.6 μs。

DSP實(shí)現(xiàn)重建算法后，獲得代表一幅圖像的812個(gè)灰度值，每個(gè)灰度值由一16 bit數(shù)據(jù)構(gòu)成，這樣每幅圖像由812個(gè)16 bit數(shù)據(jù)構(gòu)成，數(shù)據(jù)通過(guò)一個(gè)32 bit/33 MHz的PCI總線傳送給上位機(jī)，該總線的帶寬為132 MB/s，所以，傳送一幅圖像的灰度值數(shù)據(jù)所需時(shí)間為t3=12.3 μs。因此，重建一幅圖像所需時(shí)間為 t=t1+t2+t3=4852.9 μs，系統(tǒng)的實(shí)時(shí)成像速度可達(dá)200幅/s。

4.3 靜態(tài)實(shí)驗(yàn)

采用設(shè)計(jì)的單電極傳感器對(duì)兩種典型分布進(jìn)行測(cè)試，并用共軛梯度迭代算法［15］進(jìn)行圖像重建，分別為(1)有機(jī)玻璃管在空氣中模擬的環(huán)狀流，如圖12(a)所示;(2)有機(jī)玻璃管在水中模擬的環(huán)狀流，如圖13(a)所示，與實(shí)驗(yàn)室已有的雙模態(tài)成像系統(tǒng)(ERT/ECT電極交叉放置于同一個(gè)截面)所得的成像效果12(b)和13(b)所示，成像質(zhì)量略有改善，而成像速度明顯改善。

圖12 中心流的圖像重建

圖13 環(huán)狀流的圖像重建

5 結(jié)束語(yǔ)

本系統(tǒng)采用DSP+FPGA的設(shè)計(jì)方案，結(jié)構(gòu)靈活，便于模塊化設(shè)計(jì)、通用性強(qiáng)和實(shí)時(shí)信號(hào)處理能力強(qiáng)，既發(fā)揮了DSP的實(shí)時(shí)信號(hào)處理的優(yōu)勢(shì)，又充分發(fā)揮了FPGA的邏輯控制和硬件可編程的優(yōu)勢(shì)，實(shí)現(xiàn)兩種控制器的優(yōu)勢(shì)互補(bǔ)，在不降低成像質(zhì)量的前提下，提高了系統(tǒng)的成像速度，簡(jiǎn)化系統(tǒng)設(shè)計(jì)，增強(qiáng)魯棒性。初步試驗(yàn)證明，作者設(shè)計(jì)的單電極雙模態(tài)成像系統(tǒng)有效簡(jiǎn)化雙模態(tài)系統(tǒng)設(shè)計(jì)，通過(guò)實(shí)驗(yàn)及重建圖像證明其可行性，并且具有工作穩(wěn)定、使用靈活、可有效拓展測(cè)量范圍等優(yōu)點(diǎn)。

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