基于邊界掃描的混合信號電路可測性結(jié)構(gòu)設計*

蘇 波

（1.桂林電子科技大學 電子工程學院，廣西 桂林5410041；2.廣西工商職業(yè)技術(shù)學院 信息與設計系，廣西 南寧530003）

隨著超大規(guī)模集成電路、表面貼裝元件、疊層多芯片模塊及高密(多層)印制電路板PCB(Printed Circuit Boards)等的發(fā)展與廣泛應用，現(xiàn)代微電子技術(shù)正朝著高密度、高速度、高可靠和微型化方向飛速發(fā)展[1]。然而，電路的規(guī)模劇增而物理尺寸銳減，導致了測試面臨越來越多的問題，由此引發(fā)了對新測試方法的探索。文中對基于邊界掃描技術(shù)的可測性結(jié)構(gòu)展開研究。分模塊設計符合IEEE1149.1及IEEE1149.4標準[2-3]的可測性結(jié)構(gòu)各個組成部分，包括測試訪問口TAP(Test Access Port)控制器、數(shù)字邊界掃描單元、模擬邊界掃描單元、測試總線接口電路及測試寄存器。

1 IEEE1149.4標準

IEEE1149.4標準繼承了IEEE1149.1標準的設計思想，它在模擬管腳上施加與數(shù)字邊界掃描單元（DBM）相似的模擬邊界掃描單元（ABM），將它們與數(shù)字邊界掃描單元一起依次串聯(lián)成邊界掃描寄存器鏈，為測試指令和數(shù)字測試數(shù)據(jù)提供串行移位通路。為滿足模擬管腳測試的要求，標準專門在芯片內(nèi)部添加了兩條內(nèi)部模擬測試總線即AB1、AB2。各模擬邊界掃描單元通過概念開關(guān)與內(nèi)部模擬測試總線相連，內(nèi)部模擬測試總線上的模擬信號可在測試總線接口電路（TBIC）的控制下，與模擬測試接口（ATAP）通信。而模擬測試接口則是外界模擬信號源、模擬測試響應處理器與模擬邊界掃描器件的接口，這就構(gòu)成了一條虛擬探針形式的模擬信號通路，外界模擬測試信號可通過這條模擬信號通路施加到某一模擬管腳上，模擬管腳上的模擬數(shù)據(jù)也可通過這條模擬測試通路輸出到外界，由模擬測試響應處理器處理。模擬測試總線、模擬測試邊界掃描單元以及模擬測試接口構(gòu)成IEEE1149.4標準的主要特征。

混合信號器件的邊界掃描結(jié)構(gòu)由邊界掃描測試接口（TAP）、邊界掃描測試控制部件、測試總線接口電路（TBIC）和邊界掃描測試單元（包括DBM 和ABM）組成，如圖1所示。

2 混合信號電路可測性結(jié)構(gòu)設計

IEEE1149.1及IEEE1149.4標準中對混合信號電路可測性結(jié)構(gòu)做了比較詳盡的論述，對于如何實現(xiàn)這種結(jié)構(gòu)提出了指導性的規(guī)范。通過分析IEEE1149.1及IEEE1149.4標準可知，混合信號電路可測性結(jié)構(gòu)主要由TAP控制器、數(shù)字邊界掃描單元（DBM）、模擬邊界掃描單元（ABM）、測試總線接口電路（TBIC）及測試寄存器構(gòu)成。分別實現(xiàn)各個組成部分，設計出標準接口，以便在混合信號電路的可測性設計中調(diào)用。在實現(xiàn)方式上，可測性結(jié)構(gòu)測試邏輯部分采用VHDL語言進行描述，并在Model Technology公司ModelSim6.1仿真調(diào)試軟件及Synplify7.5高質(zhì)量綜合軟件等工具上開發(fā)實現(xiàn)。

2.1 TAP控制器設計

TAP控制器是整個混合信號可測性結(jié)構(gòu)的核心部分，它在由IEEE1149.4接口輸入的測試控制信號TMS和測試時鐘TCK的控制下產(chǎn)生混合信號測試所需的各種狀態(tài)，并發(fā)出所需的控制信號。TAP控制器生成各種測試控制信號如圖2所示,這些控制信號用來控制指令寄存器、數(shù)據(jù)寄存器以及控制一些端口的選通。圖中所示的由TAP控制器生成的各種控制信號用來給指令及數(shù)據(jù)移位提供時鐘，其余的輔助狀態(tài)實現(xiàn)測試數(shù)據(jù)準備、測試等待等操作。

TAP控制器的核心是一個16狀態(tài)的狀態(tài)機，每個狀態(tài)對應生成控制信號。為了能獲得可綜合的、高效的VHDL狀態(tài)機描述，設計中使用多進程方式來描述狀態(tài)機的內(nèi)部邏輯，一個進程描述時序邏輯，包括狀態(tài)寄存器的工作和寄存器狀態(tài)的輸出；另一個進程描述組合邏輯，包括進程間狀態(tài)值的傳遞邏輯以及狀態(tài)轉(zhuǎn)換值的輸出。

2.2 DBM單元設計

數(shù)字邊界掃描單元有多種實現(xiàn)方式，文中對于輸出數(shù)字邊界掃描單元采用如圖3所示的結(jié)構(gòu)實現(xiàn)。雖然該結(jié)構(gòu)不是最優(yōu)的，但是它嚴格遵守了標準的最低要求且硬件開銷小。

2.3 ABM控制邏輯設計

ABM單元邏輯部分結(jié)構(gòu)主要由移位寄存器、更新寄存器和控制邏輯三部分組成。其中，移位寄存器和更新寄存器用來實現(xiàn)數(shù)字信號的輸入/輸出；控制邏輯則用來控制模擬引腳的開關(guān)矩陣。模擬邊界掃描寄存器控制邏輯部分的實現(xiàn)是將控制邏輯按功能不同分作移位寄存器、更新寄存器和開關(guān)控制邏輯三部分，先分別設計后，再按各部分的連接情況組合在一起。

2.4 TBIC控制邏輯設計

TBIC控制邏輯結(jié)構(gòu)與ABM控制邏輯結(jié)構(gòu)類似，設計時采用自頂向下的設計方法，將整個控制邏輯結(jié)構(gòu)分為移位寄存器、更新寄存器、開關(guān)控制邏輯三部分。移位寄存器和更新寄存器運用寄存器綜合實現(xiàn)。開關(guān)控制邏輯通過行為描述來實現(xiàn)。在這三部分實現(xiàn)的基礎上由一系列的寄存器和多路選擇器組成多級寄存器鏈。

2.5 測試寄存器設計

測試寄存器主要包括邊界掃描寄存器、指令寄存器、旁路寄存器、設計專用數(shù)據(jù)寄存器。其中邊界掃描寄存器、指令寄存器和旁路寄存器是標準規(guī)定必選的測試寄存器，設計專用寄存器為可選測試寄存器。

指令寄存器設計結(jié)構(gòu)如圖4，指令寄存器采用一種移位/更新寄存器結(jié)構(gòu)。這種結(jié)構(gòu)在時鐘信號ClockIR的激勵下，以串行方式將指令從tdi逐位移入指令寄存器IR中，并從tdo輸出；在更新信號UpdateIR的激勵下，移位寄存器中的指令將裝入更新寄存器 (指令鎖存器)中，指令鎖存器中的指令經(jīng)譯碼后，配合tms信號產(chǎn)生控制邊界掃描電路的各種控制信號。

旁路寄存器設計為一位寄存器，它提供了從tdi到tdo的一位通路，允許迅速地訪問PCB上的器件，將未選定的器件的邊界掃描鏈長度縮減為一位，從而大大簡化了測試復雜度，提高了測試效率。

3 驗證電路設計

為檢測所設計的可測性結(jié)構(gòu)是否可行，在測試驗證中將所設計可測性結(jié)構(gòu)進行了硬件的實現(xiàn)，構(gòu)成了一個驗證模塊DOT4MBST，并以此為主要構(gòu)成部件設計了驗證模塊DEMO板。DOT4MBST中設計了2個模擬邊界掃描單元、4個數(shù)字邊界掃描單元，內(nèi)核電路數(shù)字部分為一個半加器，而模擬部分為一個射隨器，模塊邊界掃描鏈長度設置為16位。

驗證模塊DEMO板結(jié)構(gòu)如圖5所示，驗證模塊DEMO板以驗證模塊DOT4MBST為主組成，其中互連網(wǎng)絡中設置參數(shù)測試網(wǎng)絡如圖6所示，P11與U1的輸出模擬邊界掃描單元的模擬引腳連接，P21與U2的輸入模擬邊界掃描單元的模擬引腳連接；P12與U1的一個輸出DBM單元的數(shù)字引腳連接，P22與U2的一個輸入數(shù)字邊界掃描單元的數(shù)字引腳連接。通過開關(guān)設置，可以靈活配置U1、U2之間的參數(shù)元件網(wǎng)絡。

4 測試驗證

測試驗證所用的測試系統(tǒng)是桂林電子科技大學CAT研究室開發(fā)的混合信號邊界掃描測試系統(tǒng)。該系統(tǒng)是一套兼容IEEE1149.1標準和IEEE1149.4標準的測試系統(tǒng)，是“十五”國防預研項目的研究成果之一，已經(jīng)通過專家鑒定和驗收,它能對符合IEEE1149.1及IEEE1149.4標準的被測對象進行各種邊界掃描測試[4-5]。

硬件部分的功能主要是發(fā)出測試控制信號、施加測試激勵和處理測試響應，由混合信號邊界掃描測試主控器、程控信號源、數(shù)據(jù)采集板和微機接口電路等模塊構(gòu)成，其結(jié)構(gòu)如圖7所示。

測試系統(tǒng)硬件結(jié)構(gòu)的核心部分為測試主控器，采用RISC技術(shù)，用FPGA實現(xiàn)，是整個測試系統(tǒng)的控制者，是整個測試系統(tǒng)基本框架設計的關(guān)鍵。其功能主要有兩方面：一方面是讀入測試程序存儲器中的測試主控器指令和測試激勵數(shù)據(jù)，根據(jù)主控器指令產(chǎn)生相應的測試訪問口信號，即 TCK、TMS、TRST、TDI，控制程控信號源產(chǎn)生模擬測試激勵給 AT1、處理測試數(shù)字響應 TDO、讀取數(shù)據(jù)采集板采集的測試模擬響應AT2的數(shù)字數(shù)據(jù)；另一方面是與測試存儲器、接口控制器、程控信號源、數(shù)據(jù)采集板和被測對象進行通信，以獲得測試主控器指令和測試激勵數(shù)據(jù)、捕獲并存儲測試響應等。

程控信號源的功能是根據(jù)測試主控器送來的模擬激勵的幅度數(shù)據(jù)和頻率數(shù)據(jù)生成相應的模擬測試激勵，經(jīng)AT1腳送給被測對象。

數(shù)據(jù)采集板的功能是將AT2腳采集到的測試模擬響應（包括幅度和相位）轉(zhuǎn)換成數(shù)字數(shù)據(jù)送給測試主控器。由測試主控器將其讀取并存入到測試存儲器的響應存儲器中。

微機接口電路采用USB技術(shù)，以CY7C68013接口芯片為主構(gòu)建，支持測試指令及測試矢量的高速傳輸，實現(xiàn)了接口電路固件的自動下載，使測試系統(tǒng)的使用更加方便快捷。

軟件部分的主要功能是根據(jù)提供的電路連接信息文件、BSDL文件及網(wǎng)表文件生成測試矢量并進行故障診斷?；旌闲盘栠吔鐠呙铚y試系統(tǒng)的軟件體系結(jié)構(gòu)如圖8所示。

驗證中所作的測試主要為互連測試，在驗證模塊DEMO板上，通過設置互連網(wǎng)絡，將一個DBM所對應的管腳與一個ABM所對應的管腳分別設置為固定0和固定1故障。將下面的測試矢量加載到混合信號邊界掃描測試系統(tǒng)中并執(zhí)行EXTEST測試。

讀回的測試響應為：

預期正確測試響應為：

矢量中“X”表示無關(guān)項，比較測試輸出與預期正確測試響應，其中的斜體部分表示與預期正確響應相反。可以看出DBM與ABM對應的管腳分別發(fā)生了固定0和固定1故障。

由測試結(jié)果可知，測試系統(tǒng)能對驗證DEMO板做互連測試，并能進行故障識別及定位，這說明設計的可測性結(jié)構(gòu)符合IEEE1149.4標準,并能應用到實際的電路設計中,有效解決模擬電路測試問題。

[1]陳光礻禹..可測性設計技術(shù)[M].北京:電子工業(yè)出版社,1997.

[2]IEEE Standard 1149.1-2001.IEEE Standard Test Access Port and Boundary Scan Architecture[S].IEEE Standard Board,2001:1-2,16-20.

[3]IEEE Standard 1149.5.IEEE standard for Module Test and Maintenance Bus(MTM-Bus)protocol[S].IEEE Standard Board,199:1-4.

[4]雷加,陳凱.數(shù)?；旌想娐坊ミB測試矢量自動生成的實現(xiàn)[J].計算機測量與控制,2006,16(6):844-846.

[5]雷加，陳壽宏.基于 IEEE1149.4標準的 K節(jié)點故障診斷研究[J].計算機測量與控制,2006,14(9):1113-1114.