王佳 唐志凌
摘 要 復(fù)雜可編程邏輯器件(CPLD)是一種半定制邏輯電路。這種電路使得人們?cè)趯?shí)驗(yàn)室里就可以設(shè)計(jì)出大規(guī)模專用集成電路(ASIC)。本文將針對(duì)AMD公司的MACH系列CPLD的結(jié)構(gòu)特點(diǎn)進(jìn)行分析,并介紹其在專用數(shù)字交換機(jī)中,設(shè)計(jì)△M調(diào)制方式下的關(guān)鍵芯片。
關(guān)鍵詞 CPLD 數(shù)字交換機(jī) △M調(diào)制
中圖分類號(hào):TP211文獻(xiàn)標(biāo)識(shí)碼:A
Complex Programmable Logic Devices and Its Application in Digital Switches
WANG Jia[1], TANG Zhiling[2]
([1] Jiangxi Lianchuang Tongxin Co, Ltd, Nanchang, Jiangxi 330096;
[2] Chongqing Technology and Business Institute, Chongqing 400052)
Abstract Complex programmable logic device (CPLD) is a semi-custom logic circuits. This circuit makes it in the lab can design a large-scale application specific integrated circuit (ASICs). The article will focus on the structural characteristics of AMD's MACH series CPLDs, and describes its dedicated digital switch, the key chip design △ M modulation mode.
Key words CPLD; digital switches; △ M modulation
0 前言
復(fù)雜可編程邏輯器件(CPLD)是設(shè)計(jì)最新一代數(shù)字系統(tǒng)的邏輯器件。CPLD實(shí)際上是一種“與—或”兩級(jí)結(jié)構(gòu)器件。其最終邏輯結(jié)構(gòu)和功能由用戶編程決定,兼有標(biāo)準(zhǔn)邏輯器件和半定制邏輯器件的優(yōu)點(diǎn)。它具有可現(xiàn)場(chǎng)編程的特點(diǎn),提供了幾乎立即的可定制性,自CPLD器件問世以來(lái),它經(jīng)歷了四個(gè)發(fā)展階段,工藝采用CMOS、TTL、ECL技術(shù),器件結(jié)構(gòu)類型有PROM、EPROM、EEPROM、PAL、GAL、LCA、PWL等。CPLD器件所追求的目標(biāo)是向著更高速、更高密度、更強(qiáng)功能、更靈活的方向發(fā)展。而CPLD正是這種發(fā)展的最新成果。
1 CPLD的結(jié)構(gòu)特點(diǎn)
AMD公司生產(chǎn)的MACH(Macro Array Cmos High—density)器件是一種常用的CPLD,目前有MACH1、2、3、4和5個(gè)系列,其規(guī)模從32—512個(gè)宏單元,延時(shí)tpd 從20ns—50ns,封裝為44—352個(gè)引腳。MACH 器件具有連續(xù)式的內(nèi)部連線結(jié)構(gòu),可以預(yù)知內(nèi)部邏輯的定時(shí)關(guān)系,容易清除競(jìng)爭(zhēng)險(xiǎn)象,便于設(shè)計(jì)使用。MACH器件采用CMOS電可擦除工藝制造,有兩種編程方法:一種需要在編程器上對(duì)器件編程;另一種可在系統(tǒng)編程(ISP—In System Programmability)。后者可以通過下載電纜對(duì)裝在印制板上的器件進(jìn)行編程,省去了編程器。且引腳可以通過下載電纜對(duì)裝在印制板上的器件進(jìn)行編程,提高了工作的性能和可靠性。
1.1 MACH 器件的一般結(jié)構(gòu)
它們由多個(gè)PAL(可編程邏輯陣列)塊和一個(gè)可編程開關(guān)矩陣造成,每個(gè)PAL塊內(nèi)又含有多個(gè)宏單元。開關(guān)矩陣在各PAL塊之間,以及PAL塊和輸入之間提供互連網(wǎng)絡(luò),開關(guān)矩陣接收來(lái)自所有專用輸入和輸出給開關(guān)矩陣的信號(hào),并將其連接到所要求的PAL塊,對(duì)于返回到同一個(gè)PAL 塊本身的反饋信號(hào)也必須經(jīng)過開關(guān)矩陣。正是這種互連機(jī)制保證了MACH器件中個(gè)PAL之間的相互通訊都具有一致的、可預(yù)測(cè)的延時(shí)。結(jié)構(gòu)圖如圖1。
圖1 MACH器件結(jié)構(gòu)圖
PAL塊可以視為芯片內(nèi)獨(dú)立的PAL器件。只有通過開關(guān)矩陣,各PAL塊之間才能通訊。每個(gè)PAL塊有乘積項(xiàng)陣列、邏輯分配器、宏單元和I/O單元組成。每四個(gè)輸入乘積項(xiàng)組成一個(gè)乘積項(xiàng)族(Product Term Cluster),邏輯分配器將它們分給適當(dāng)?shù)暮陠卧?,以使乘積項(xiàng)有較高的利用率。
輸出宏單元可配置為組合型和寄存器型輸出,宏單元的輸出送至I/O單元,并可經(jīng)內(nèi)部反饋送回到開關(guān)矩陣。宏單元的寄存器可以通過編程成為D、T、JK或RS觸發(fā)器,還可以被設(shè)定為具有輸入輸出時(shí)延的流水鎖存器或完全導(dǎo)流的純連接邏輯,每個(gè)寄存器都支持非同步預(yù)置和清除,可以由同步系統(tǒng)時(shí)鐘或來(lái)自邏輯陣列的獨(dú)立時(shí)鐘進(jìn)行工作。
I/O單元由三態(tài)輸出緩沖器組成,該三態(tài)緩沖器可通過四選一多路選擇器配置為三種方式:永久地允許該緩沖器作為輸出緩沖器,也可以永久地禁止輸出緩沖器,使該引腳作為輸入引腳;還可以用兩個(gè)乘積項(xiàng)之一控制緩沖器,實(shí)現(xiàn)雙向端口和總線連接。
MACH器件的在系統(tǒng)編程軟件是有VANTIS公司提供的MACHPRO。由MACHXL或第三方廠商軟件生成的MACH器件的JEDEC文件。經(jīng)MACHPRO產(chǎn)生所需控制信號(hào)。通過連接到PC機(jī)并口的下載電纜。
圖2 公共信令信道設(shè)備重新同步流程示意圖
注:①同步碼包括同步碼、組號(hào)、OK/RQ和檢錯(cuò)位,其中OK/RQ為0:②BLN為組號(hào):③N為發(fā)送的組號(hào);④K為奇偶校驗(yàn)/組出錯(cuò)計(jì)數(shù);⑤M為收到的組號(hào);⑥I為重發(fā)循環(huán)計(jì)數(shù)。
2 CPLD在數(shù)字交換機(jī)中的應(yīng)用實(shí)例
現(xiàn)在的數(shù)字交換機(jī)大都是民用交換機(jī),采用PCM調(diào)制,市場(chǎng)上一般只提供這種芯片。由于所要設(shè)計(jì)的專用數(shù)字交換機(jī)基本用于野外工作,環(huán)境惡劣,要求其抗干擾的能力高,失真度小,采用PCM調(diào)制方式的民用交換機(jī)很難滿足這些要求。而采用△M調(diào)制方式則完全能達(dá)到這種野外環(huán)境的傳輸要求。但用于這種調(diào)制方式的現(xiàn)成芯片非常少?;诖?,采用了CPLD來(lái)設(shè)計(jì)具有特殊要求的專用數(shù)字交換機(jī)中繼群路的幀定位同步電路。
群路的幀定位同步電路也可用電子線路來(lái)實(shí)現(xiàn),但電路相當(dāng)復(fù)雜,傳輸互聯(lián)延時(shí)難以確定,可靠性差,很難滿足交換機(jī)的數(shù)字同步高精度要求,而CPLD的互聯(lián)延時(shí)小,能軟件編程,具有ISP下載特性,既能滿足要求,易實(shí)現(xiàn),還能節(jié)省印制板的空間,調(diào)試工作也糞便。
首先在CPLD中設(shè)計(jì)一幀定位信號(hào)產(chǎn)生器,具有發(fā)送和接收MLS(偽隨機(jī)序列)的功能。它產(chǎn)生的MLS與從接口芯片接收到的同步碼比較,若為幀定位信號(hào),計(jì)數(shù)器加1,反之計(jì)數(shù)器減1.當(dāng)計(jì)數(shù)器計(jì)到111111狀態(tài)時(shí),即認(rèn)為達(dá)到幀同步。否則計(jì)數(shù)器重新置位,進(jìn)行新的同步搜索。重新同步流程如圖2。
程序及仿真結(jié)果見表1:
仿真結(jié)果表明:通過VHDL語(yǔ)言進(jìn)行硬件描述編程并在線載入CPLD芯片,程序完全實(shí)現(xiàn)了交換機(jī)數(shù)字信號(hào)的幀定位。下載芯片裝機(jī)運(yùn)行,工作穩(wěn)定可靠、準(zhǔn)確。
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