基于FPGA的低功耗高精度DPWM設(shè)計(jì)

唐 寧，李榮毅，羅 磊

(桂林電子科技大學(xué) 信息與通信學(xué)院，廣西 桂林541004)

開(kāi)關(guān)電源被廣泛應(yīng)用于以電子、計(jì)算機(jī)為主導(dǎo)的各種終端設(shè)備、通信設(shè)備等電子設(shè)備中，是當(dāng)今電子信息產(chǎn)業(yè)飛速發(fā)展不可缺少的一種電源方式。數(shù)字控制電路具有性能穩(wěn)定、無(wú)零漂、抗干擾能力強(qiáng)，因此得到了廣泛地應(yīng)用和發(fā)展。但有限的數(shù)字脈寬調(diào)制(DPWM)分辨力及ADC(數(shù)模轉(zhuǎn)換)分辨力是目前數(shù)字控制的缺點(diǎn)之一，ADC分辨力的有效解決使得提高DPWM的分辨力成為目前研究的主要對(duì)象。理論上，提高系統(tǒng)時(shí)鐘的頻率就能增加DPWM的分辨力，因此系統(tǒng)時(shí)鐘頻率與DPWM分辨力之間的矛盾更為凸顯。為了解決這一矛盾，有關(guān)學(xué)者提出了計(jì)數(shù)比較法，延時(shí)線法，Delta-Sigma法。其中，計(jì)數(shù)比較法結(jié)構(gòu)簡(jiǎn)單，容易實(shí)現(xiàn)。但是其需要的系統(tǒng)時(shí)鐘頻率為2nfs，其中fs為開(kāi)關(guān)頻率，n為DPWM的分辨力。分辨力越高將需要越高的時(shí)鐘頻率，硬件系統(tǒng)不易滿足而且會(huì)產(chǎn)生很大的功耗。延時(shí)線法是由大量的延時(shí)單元構(gòu)成，這種結(jié)構(gòu)的時(shí)鐘頻率與開(kāi)關(guān)頻率相同。當(dāng)需要n位精度的分辨力時(shí)，需要的延時(shí)單元數(shù)目為2n-1個(gè)，而且延時(shí)單元的大小由供電壓、制造工藝、工作溫度決定，不易于移植與集成化。Delta-Sigma法僅限于低分辨力的DPWM中，如果應(yīng)用于高分辨力中將會(huì)產(chǎn)出收斂速度慢，極限環(huán)等問(wèn)題［1］。

1 實(shí)用新型高精度DPWM的設(shè)計(jì)

1.1 數(shù)字時(shí)鐘管理(DCM)邏輯模塊

數(shù)字時(shí)鐘管理能夠?qū)崿F(xiàn)輸入倍頻、分頻和4種不同的相位時(shí)鐘輸出(0°，90°，180°，270°)，提供零傳播延遲、低時(shí)鐘相位差和高級(jí)時(shí)鐘區(qū)域控制等。在本設(shè)計(jì)中主要運(yùn)用了DCM的倍頻與移相功能。正如前文所述，數(shù)字控制系統(tǒng)的缺點(diǎn)之一是其DPWM有限的分辨力。由圖1可知，在一個(gè)開(kāi)關(guān)周期(Tsw)內(nèi)，分辨力Δf的大小可以由兩個(gè)連續(xù)占空比(din1，din2)的最小增量(Δt)決定，其關(guān)系見(jiàn)式(1)

圖1 DPWM分辨力的圖解

因此為了得到更高的分辨力有必要對(duì)DCM移相得到的CLK0，CLK90，CLK180，CLK270這4種相位進(jìn)行一些邏輯處理。將它們與CLK2X或CLK2X180相與后可以得到占空比為25%的占空比，同理與CLK4X或CLK4X180相與可以占空比為12.5%的占空比。將占空比為12.5%的占空比與CLK2X0，CLK2X90，CLK2X180，CLK2X270，CLK8X，CLK8X180進(jìn)行相應(yīng)的與后可得6.25%的占空比。

1.2 數(shù)字抖動(dòng)模塊

1.2.1 數(shù)字抖動(dòng)的基本原理

數(shù)字抖動(dòng)是基于輸出電壓平均值的原理。通過(guò)改變相鄰幾個(gè)周期內(nèi)占空比的最低有效位(LSB)，從而平均幾個(gè)周期的占空比，最后由LC濾波器輸出實(shí)現(xiàn)［2］。3位抖動(dòng)經(jīng)過(guò)8個(gè)開(kāi)關(guān)周期后LC的輸出如圖2所示。

圖2 3位抖動(dòng)方案的實(shí)現(xiàn)

可以看出經(jīng)過(guò)2Ndith個(gè)開(kāi)關(guān)周期，DPWM的有效分辨力提高了Ndith位，其關(guān)系如式(2)

式中:NDPWM_EFF是DPWM有效分辨力;NDPWM是硬件實(shí)現(xiàn)的位數(shù);Ndith是抖動(dòng)實(shí)現(xiàn)的位數(shù)。

1.2.2 抖動(dòng)位數(shù)的選擇

由式(2)可知，DPWM抖動(dòng)的位數(shù)越多，分辨力就越高。但是數(shù)字抖動(dòng)方式會(huì)產(chǎn)生低頻紋波且LC濾波器在低頻下濾波效果下降。當(dāng)位數(shù)增多時(shí)輸出抖動(dòng)紋波會(huì)越大，甚至?xí)饦O限環(huán)現(xiàn)象，所以抖動(dòng)的最大位數(shù)是有限的。數(shù)字抖動(dòng)紋波的峰峰值vp-p-dith決定著抖動(dòng)的最大位數(shù)，通過(guò)一些數(shù)學(xué)方法能推出抖動(dòng)方式產(chǎn)生最大峰峰值vp-p-dith與抖動(dòng)位數(shù)位數(shù)Ndith的關(guān)系［2］。本設(shè)計(jì)數(shù)字控制器的對(duì)象為BUCK型DC-DC電路，電路各器件的參數(shù)為L(zhǎng)=4.7μH，C=10μF，RESR=15 mΩ，Vin=5 V，Vout=1.9 V，fs=1 MHz，NADC=10，NDPWM=11，ΔN=NDPWMNADC=1，Ncore=8?？梢杂?jì)算出fc=1/(2π)=0.0232×106Hz，fz=1/(2πRESRC)=1.06×106Hz。最大低頻器件的抖動(dòng)紋波是頻率為fdith占空比為50%的方波。

根據(jù)公式(3)，可知

Ndith的范圍值可由式(5)和式(6)確定，即

當(dāng)fc＜fdith＜fz時(shí)，

當(dāng)fc＜fz＜fdith時(shí)，

將相應(yīng)的數(shù)據(jù)代入式(3)，當(dāng)fc＜fdith＜fz時(shí)，0＜Ndith＜5.43;當(dāng)fc＜fz＜fdith時(shí)，Ndith＜0。

由Ndith≥1，故選擇fc＜fdith＜fz。根據(jù)式(5)可得Ndith≤3.3，在本設(shè)計(jì)中選擇Ndith=3。

1.2.3 抖動(dòng)方式的設(shè)計(jì)方案

目前，數(shù)字抖動(dòng)方式的實(shí)現(xiàn)主要通過(guò)查找表方式。其設(shè)計(jì)方案如圖3所示。由比例—積分—微分(PID)算法控制器生成的11位DPWM，在每個(gè)開(kāi)關(guān)周期的起始階段根據(jù)它的低3位選擇查找表相應(yīng)的序列，然后在接下來(lái)的8個(gè)周期分別與高8位相加從而生成了新的8位DPWM1［7:0］。查找表中存放著不同的抖動(dòng)序列。由于抖動(dòng)方式使LC濾波器輸出產(chǎn)生紋波，這樣會(huì)致使輸出電壓控制效率降低，產(chǎn)生極限環(huán)。因此有必要選擇生成紋波最小的抖動(dòng)序列以降低其產(chǎn)生的抖動(dòng)幅值［2］。其序列如表1所示。

圖3 數(shù)字抖動(dòng)設(shè)計(jì)方案

表1 最小的抖動(dòng)序列表

1.3 低功耗高精度DPWM的設(shè)計(jì)方案

該設(shè)計(jì)的主要目標(biāo)是在取得高分辨力DPWM的同時(shí)，降低其所需的系統(tǒng)時(shí)鐘頻率以及減少系統(tǒng)的功耗，設(shè)計(jì)方案框圖如圖4所示。為了在固定的系統(tǒng)時(shí)鐘頻率下獲得高分辨力的DPWM，采用了同步計(jì)數(shù)及異步計(jì)數(shù)的方法［3］。系統(tǒng)的時(shí)鐘頻率fclk與開(kāi)關(guān)頻率fs有如下關(guān)系

式中:Ncount為計(jì)數(shù)器的位數(shù)，在本設(shè)計(jì)中的Ncount=4。新型混合DPWM設(shè)計(jì)中［5］Ncount=7，因此大大降低系統(tǒng)頻率從而降低系統(tǒng)的功耗［4］。當(dāng)fs=2 MHz時(shí)，本設(shè)計(jì)的fclk應(yīng)為32 MHz而在新型混合DPWM設(shè)計(jì)中［5］要求為256 MHz，因此在需要更高的開(kāi)關(guān)頻率fs的設(shè)計(jì)中，該設(shè)計(jì)方法的優(yōu)勢(shì)更為突出。由于計(jì)數(shù)器在每個(gè)開(kāi)關(guān)周期中都從0～15的計(jì)數(shù)，將一個(gè)開(kāi)關(guān)周期分為16等份。在該設(shè)計(jì)中當(dāng)計(jì)數(shù)器的值等于DPWM1［7:4］時(shí)，使能DCM模塊工作生成兩類(占空比為12.5%與6.25%)4種不用相位。將抖動(dòng)模塊生成的8位DPWM1［7:0］的［3:2］位用于選擇占空比為12.5%的4路輸出，［1:0］位選擇占空比為6.25%的4路輸出。在每個(gè)系統(tǒng)時(shí)鐘周期內(nèi)根據(jù)低4位的不同選擇可以生產(chǎn)16中不同相位的信號(hào)，從而將DPWM的分辨力提高了16倍，分辨力增加了4位。而且該方法可以使得DCM模塊只在開(kāi)關(guān)周期的1/16工作，之前的DPWM的電路結(jié)構(gòu)幾乎都是讓DCM模塊工作在整個(gè)開(kāi)關(guān)周期，因此該設(shè)計(jì)方案能進(jìn)一步降低了系統(tǒng)的功耗。從前面討論可以得出11位DPWM中，DPWM的［2:0］位是由抖動(dòng)方式獲得，［6:3］位是由DCM模塊產(chǎn)生，［10:7］是由計(jì)數(shù)比較方式生成。

圖4 低功耗高精度DPWM設(shè)計(jì)框架圖

2 FPGA的實(shí)現(xiàn)與仿真驗(yàn)證

本設(shè)計(jì)基于ISE11.1進(jìn)行仿真驗(yàn)證，并采用Virtex4系列的芯片。其功能仿真結(jié)果如下。

2.1 占空比6.25%的仿真圖

CLKIN為開(kāi)關(guān)頻率，大小為1 MHz，在一個(gè)周期內(nèi)產(chǎn)生了16種相位不同、占空比為6.25%的信號(hào)，仿真圖如圖5所示。

2.2 抖動(dòng)方式的仿真

圖5 占空比6.25%的仿真圖(截圖)

Clk為開(kāi)關(guān)頻率，大小為1 MHz;data_in［10:0］為PID控制算法的輸出;reset為復(fù)位信號(hào)，低電平有效;counter［2:0］為計(jì)數(shù)器輸出;add［7:0］為選擇的抖動(dòng)序列;enable為使能查找抖動(dòng)序列的信號(hào);data_out［7:0］為輸出新的占空比。當(dāng)新的開(kāi)關(guān)周期開(kāi)始時(shí)counter開(kāi)始計(jì)數(shù)，enable有效。當(dāng)data_in=10011010010，data_in后3位選擇抖動(dòng)序列，故抖動(dòng)序列應(yīng)為00010001，接下來(lái)的8個(gè)周期中data_out應(yīng)為原來(lái)的基礎(chǔ)上分別加0，0，0，1，0，0，0，1。通過(guò)圖6可知波形圖與抖動(dòng)方案的設(shè)計(jì)要求吻合。

圖6 抖動(dòng)方式的仿真圖(截圖)

2.3 低功耗高精度的DPWM的仿真驗(yàn)證

Clk1為開(kāi)關(guān)頻率，大小為1 MHz;data_in［10:0］為PID控制算法的輸出;data_out［7:0］為抖動(dòng)后生產(chǎn)的新占空比;DLL1為選擇后得到的12.5%占空比的信號(hào);e為選擇后得到的6.25%占空比信號(hào)，通過(guò)e信號(hào)復(fù)位dpmw信號(hào);dpwm為總體設(shè)計(jì)的輸出;當(dāng)data_out［7:0］為01011001時(shí)，DCM模塊應(yīng)在計(jì)數(shù)值為data out［7:4］時(shí)使能;通過(guò)data out［3:2］選擇DLL1信號(hào)，通過(guò)data_out［1:0］選擇e信號(hào)。通過(guò)圖7得知波形圖符合整體方案的設(shè)計(jì)要求。

圖7 低功耗高精度的DPWM的仿真圖(截圖)

3 總結(jié)

本文介紹了一種低功耗高分辨力的DPWM的設(shè)計(jì)方法。由PID算法控制器輸出的11位DPWM，通過(guò)3位抖動(dòng)電路后可以產(chǎn)生新的8位DPWM。新DPWM的高4位由計(jì)數(shù)比較器實(shí)現(xiàn)，低4位由DCM模塊實(shí)現(xiàn)。該設(shè)計(jì)通過(guò)降低系統(tǒng)時(shí)鐘頻率和控制DCM模塊只在1/16開(kāi)關(guān)周期內(nèi)工作實(shí)現(xiàn)降低系統(tǒng)的功耗。在開(kāi)關(guān)頻率為1 MHz，系統(tǒng)頻率為16 MHz的條件下，該設(shè)計(jì)通過(guò)了FPGA開(kāi)發(fā)系統(tǒng)的仿真，驗(yàn)證了該設(shè)計(jì)方案的可行性。

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