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    基于FPGA的DDS+DPLL跳頻信號源設計

    2011-12-30 07:47:08楊紅李海隆行
    現(xiàn)代電子技術 2011年15期
    關鍵詞:濾波器

    楊紅 李海 隆行

    摘 要:針對跳頻通信系統(tǒng)有固有噪聲的特點,結合DDS+DPLL高分辨率、高頻率捷變速度的優(yōu)點,并采用Altera公司的Quartus并騙10.1軟件進行設計綜合,提出了一種新型的跳頻信號源。結果表明,該設計中DPLL時鐘可達到120 MHz,性能較高,而僅使用了30個 LUT和18個觸發(fā)器,占用資源很少。

    關鍵詞:數(shù)字鑒相器; 濾波器; 數(shù)控振蕩器; DPLL

    中圖分類號:TN911-34 文獻標識碼:A 文章編號:1004-373X(2011)15-0101-04

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