基于EDA的計(jì)算機(jī)硬件教學(xué)仿真平臺(tái)設(shè)計(jì)及應(yīng)用

向明尚， 劉延軍， 劉志剛， 唐 克

( 1. 東北石油大學(xué) 軟件學(xué)院，黑龍江 大慶 163318； 2. 大慶油田有限責(zé)任公司 儲(chǔ)運(yùn)銷售分公司，黑龍江 大慶 163453 )

0 引言

隨著電子技術(shù)和計(jì)算機(jī)技術(shù)飛速發(fā)展，新技術(shù)、新產(chǎn)品層出不窮，對(duì)高校辦學(xué)理念、教學(xué)手段、實(shí)驗(yàn)環(huán)節(jié)提出更嚴(yán)格的要求.高校教學(xué)中實(shí)驗(yàn)教學(xué)的教學(xué)手段和實(shí)驗(yàn)設(shè)備往往落后于新技術(shù)發(fā)展，制約教學(xué)發(fā)展和人才培養(yǎng)水平.借助于新技術(shù)的發(fā)展，可以利用虛擬實(shí)驗(yàn)室原理結(jié)合電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation，簡稱EDA)仿真、現(xiàn)場(chǎng)可編程邏輯陣列(Field Programmable Gate Array，簡稱FPGA)技術(shù)解決.

虛擬實(shí)驗(yàn)教學(xué)環(huán)境包括硬件和軟件環(huán)境2部分[1].EDA仿真技術(shù)以計(jì)算機(jī)大規(guī)模可編程器件的開發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，自動(dòng)完成電子系統(tǒng)由軟件設(shè)計(jì)到硬件系統(tǒng)的實(shí)現(xiàn)[2].文中提出基于EDA的一體化、網(wǎng)絡(luò)化解決方案，結(jié)合虛擬實(shí)驗(yàn)室理論和仿真技術(shù)，以圖形、數(shù)字、曲線等形式即時(shí)顯示理論課程中難以用語言、文字表達(dá)的復(fù)雜現(xiàn)象的變化過程[3]；集成計(jì)算機(jī)硬件教學(xué)中各門課程、各種技術(shù)并統(tǒng)籌考慮，構(gòu)成內(nèi)容豐富、實(shí)驗(yàn)、仿真相結(jié)合的教學(xué)仿真平臺(tái)，給出仿真結(jié)果.

1 平臺(tái)系統(tǒng)結(jié)構(gòu)

圖1 仿真平臺(tái)系統(tǒng)結(jié)構(gòu)

仿真平臺(tái)的系統(tǒng)結(jié)構(gòu)見圖1.通過該仿真平臺(tái)，可完成軟件、硬件理論教學(xué)和綜合性實(shí)驗(yàn)訓(xùn)練，將理論學(xué)習(xí)、實(shí)驗(yàn)編程、仿真測(cè)試等結(jié)合,形成完整的模擬系統(tǒng)，通過外部接口與目標(biāo)機(jī)進(jìn)行聯(lián)機(jī)驗(yàn)證.

(1)EDA學(xué)習(xí).集成Quartus ， ModelSim ， Proteus ， Keil ， Altium Designer ， EWB ， Pspice ， ARM developer ， Device Emulator ， DSP ， Sopc ， Matlab ， Nios IDE等通用EDA工具，以硬件系統(tǒng)為目標(biāo)，配置多種能兼容和混合使用的邏輯描述輸入工具，能為FPGA等硬件設(shè)計(jì)提供保障[4]，為理論和實(shí)驗(yàn)教學(xué)提供學(xué)習(xí)、實(shí)驗(yàn)、仿真環(huán)境.

(2)模擬電路仿真.進(jìn)行電子元件、模擬電路、模數(shù)混合等實(shí)驗(yàn)仿真.對(duì)設(shè)計(jì)階段電路性能的仿真分析，使設(shè)計(jì)過程更加快捷、方便，具有針對(duì)性[5]；通過仿真測(cè)試后，可實(shí)現(xiàn)PCB電路板制作等功能.

(3)數(shù)字電路仿真：可進(jìn)行數(shù)字邏輯、數(shù)字電路、計(jì)算機(jī)原理、接口技術(shù)、單片機(jī)系統(tǒng)、嵌入式系統(tǒng)等實(shí)驗(yàn)仿真；CPLD，F(xiàn)PGA，SOC，SOPC，ISP等編程實(shí)驗(yàn).

(4)語言學(xué)習(xí)訓(xùn)練.進(jìn)行匯編語言、硬件描述語言VHDL和Verilog HDL、C51等語言的程序設(shè)計(jì)訓(xùn)練，掌握軟件與硬件聯(lián)合編程技巧，提高軟件編程和硬件系統(tǒng)設(shè)計(jì)能力.

(5)外部系統(tǒng)接口：提供與外部專用實(shí)驗(yàn)設(shè)備的接口.如單片機(jī)開發(fā)板、嵌入式開發(fā)板、數(shù)字邏輯實(shí)驗(yàn)儀、計(jì)算機(jī)原理實(shí)驗(yàn)儀、SOPC實(shí)驗(yàn)箱、DE0實(shí)驗(yàn)版等.

2 平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

仿真平臺(tái)中設(shè)計(jì)和集成多種外部實(shí)驗(yàn)設(shè)備的驅(qū)動(dòng)接口，主機(jī)通過接口轉(zhuǎn)換模塊和USB、串行口、并行口、JTAG連接多種目標(biāo)機(jī)，對(duì)實(shí)驗(yàn)程序下載驗(yàn)證.

軟件系統(tǒng)在Microsoft Visual Studio平臺(tái)上開發(fā)，集成相關(guān)EDA工具，提供人機(jī)交互界面，實(shí)現(xiàn)參數(shù)輸入、數(shù)據(jù)圖表和仿真結(jié)果的即時(shí)輸出；以教學(xué)、實(shí)驗(yàn)、仿真等軟件模塊為框架形成完整仿真平臺(tái)系統(tǒng)；以外部設(shè)備I/O接口作為通訊工具，將實(shí)驗(yàn)程序下載到目標(biāo)機(jī)驗(yàn)證.

2.1 EDA工具集成

仿真平臺(tái)集成EDA工具種類較多，為使軟件系統(tǒng)正常運(yùn)行，軟件設(shè)計(jì)中需解決環(huán)境變量設(shè)置、工作路徑選擇、軟件參數(shù)傳遞、調(diào)用信息返回等關(guān)鍵問題，使EDA工具能夠與平臺(tái)良好地融合.以數(shù)字邏輯仿真模塊為例，仿真平臺(tái)與Quartus和ModelSim的集成過程：

(1)安裝2個(gè)EDA工具，修改平臺(tái)中相應(yīng)軟件的環(huán)境變量(見表1).

表1 EDA軟件環(huán)境變量設(shè)置

(2)在Quartus中配置ModelSim的工作路徑，用其查看、分析仿真結(jié)果，并在平臺(tái)中作出相應(yīng)修改.

(3)參數(shù)處理，在平臺(tái)中將EDA工具的啟動(dòng)文件和實(shí)驗(yàn)項(xiàng)目名稱作為啟動(dòng)參數(shù)，傳遞到相應(yīng)的EDA中，自動(dòng)啟動(dòng)EDA并顯示與項(xiàng)目有關(guān)的仿真電路及仿真結(jié)果.

(4)EDA的返回信息由平臺(tái)軟件集中處理，進(jìn)行本地存儲(chǔ)和網(wǎng)絡(luò)發(fā)布，提供參考信息給用戶.

2.2 仿真實(shí)現(xiàn)

仿真平臺(tái)可完成多種類型的仿真教學(xué)任務(wù)，不同EDA工具仿真過程和軟件配置不同，以數(shù)字電路仿真學(xué)習(xí)中的數(shù)字電路設(shè)計(jì)和數(shù)字邏輯為例進(jìn)行描述.

2.2.1 數(shù)字電路設(shè)計(jì)

包括邏輯功能分析與確定、生成描述邏輯功能的邏輯函數(shù)并化簡、原理圖設(shè)計(jì)及優(yōu)化、門電路選型、建立最優(yōu)邏輯電路、功能驗(yàn)證、時(shí)序驗(yàn)證、形成實(shí)際電路等步驟[6].其中門電路選型受實(shí)驗(yàn)設(shè)備、材料制約，難以滿足開放性、創(chuàng)新性實(shí)驗(yàn)要求；建立最優(yōu)邏輯電路、功能驗(yàn)證、時(shí)序驗(yàn)證是數(shù)字電路設(shè)計(jì)中的重要環(huán)節(jié).仿真平臺(tái)引入FPGA技術(shù)，避免門電路限制；運(yùn)用集成的Quartus 和 ModelSim等EDA工具，進(jìn)行電路優(yōu)化、邏輯功能和時(shí)序驗(yàn)證[7]，確保電路設(shè)計(jì)正確.

2.2.2 數(shù)字邏輯

以半加器設(shè)計(jì)為例描述數(shù)字邏輯仿真教學(xué)任務(wù).在仿真平臺(tái)中選擇“數(shù)字電路仿真”下“數(shù)字邏輯”中的“半加器”，進(jìn)入Quartus仿真環(huán)境.

首先，完成半加器的設(shè)計(jì)輸入.根據(jù)半加器原理圖[5]選擇所需的門電路、輸入輸出引腳.使用具有2個(gè)輸入端的“與”門和“異或”門、2個(gè)輸入引腳、2個(gè)輸出引腳，用畫線工具建立連接關(guān)系(見圖2).與通過HDL語言描述相比，該連接關(guān)系圖更為直觀，易于理解數(shù)字電路功能、數(shù)字信號(hào)間邏輯關(guān)系，以及數(shù)字電路的時(shí)序關(guān)系、門電路的延遲、信號(hào)的傳輸過程.

圖2 半加器線路連接關(guān)系

其次，建立仿真環(huán)境.在Quartus環(huán)境的EDA Tool Options中配置ModelSim的工作路徑[8]，在Simulation中選擇ModelSim作為仿真工具；執(zhí)行編譯并轉(zhuǎn)換為HDL設(shè)計(jì)文件，加入到項(xiàng)目中；編譯、生成TestBench測(cè)試文件“ bjq.vt ”，修改其內(nèi)容，建立包含輸入變量x，y的激勵(lì)文件；將“ bjq.vt ”加到項(xiàng)目中，執(zhí)行EDA RTL Simulation，啟動(dòng)ModelSim得到半加(half—sum)和半進(jìn)位(half—carry)的輸出波形(見圖3)；觀察波形，驗(yàn)證設(shè)計(jì)結(jié)果的正確性.配置過程在仿真平臺(tái)中設(shè)置，學(xué)習(xí)項(xiàng)目自動(dòng)仿真.

圖3 半加器仿真輸出波形

2.3 下載驗(yàn)證

經(jīng)過仿真驗(yàn)證的邏輯電路，為檢驗(yàn)實(shí)際硬件電路功能和性能，可將其下載到目標(biāo)機(jī)進(jìn)行驗(yàn)證.以目標(biāo)機(jī)Altera DE0為例描述下載驗(yàn)證過程.

由于FPGA引腳關(guān)系可編程，作為仿真平臺(tái)的實(shí)驗(yàn)載體能夠取代具體門電路，通用性強(qiáng)，應(yīng)用靈活[9].選擇目標(biāo)機(jī)類型及所用FPGA型號(hào)(以Cyclone Ⅲ EP3C16F484C6為例)，全程編譯項(xiàng)目，通過后分配引腳.引腳分配采用“引腳管理器”和TCL腳本方式完成.以半加器為例，引腳分配關(guān)系見表2.再次編譯項(xiàng)目，生成下載文件“Bjq.sof”和“Bjq.pof”，通過 JTAG 方式將“Bjq.sof”下載到FPGA內(nèi)部，作為臨時(shí)測(cè)試的下載文件，斷電后文件消失.通過 Active Serial 方式將“ Bjq.pof ”作為永久保存的下載文件，寫入串行配置器件(PECS4)，目標(biāo)機(jī)開機(jī)后自動(dòng)寫入 FPGA 中，實(shí)現(xiàn)相應(yīng)邏輯電路功能.下載完成后，通過Key的輸入和LED的亮滅，判斷半加器電路設(shè)計(jì)的正確性.

表2 半加器引腳分配關(guān)系

2.4 語言學(xué)習(xí)

仿真平臺(tái)提供多種語言的學(xué)習(xí).如VHDL、Verilog HDL等硬件描述語言，用以描述硬件的結(jié)構(gòu)和行為[10]，作為Quartus、ModelSim等EDA工具的設(shè)計(jì)輸入文件，具有從簡單門電路到任意復(fù)雜度數(shù)字系統(tǒng)的設(shè)計(jì)描述能力[11]；匯編語言具有面向硬件、控制硬件的特點(diǎn)，是理解計(jì)算機(jī)系統(tǒng)技術(shù)、原理、工作方法的起點(diǎn)和途徑；C語言具有可讀性好、可移植性強(qiáng)、代碼效率高的特點(diǎn)，在軟、硬件系統(tǒng)及嵌入式系統(tǒng)等領(lǐng)域得到廣泛應(yīng)用.

仿真平臺(tái)可組織對(duì)語言學(xué)習(xí)進(jìn)行仿真設(shè)計(jì)并給出仿真結(jié)果.以C51語言學(xué)習(xí)為例，仿真系統(tǒng)實(shí)現(xiàn)過程為：進(jìn)入相應(yīng)學(xué)習(xí)單元，選擇“定時(shí)器”設(shè)計(jì)，進(jìn)入Keil仿真調(diào)試環(huán)境，顯示相應(yīng)代碼描述文件(見圖4(a)).該環(huán)境中對(duì)程序進(jìn)行編譯、修改、調(diào)試、執(zhí)行，查看寄存器狀態(tài)以驗(yàn)證程序正確性.為直觀地看到執(zhí)行結(jié)果，可將結(jié)果輸出到 Proteus 環(huán)境中，通過仿真儀器觀察定時(shí)器程序相應(yīng)輸出結(jié)果(圖4(b)).圖4(b)中A為定時(shí)器P1_0口的輸出波形.觀察波形分析程序運(yùn)行結(jié)果，有助于理解程序及定時(shí)器的工方式.

圖4 C51語言學(xué)習(xí)仿真定時(shí)器程序設(shè)計(jì)和輸出波形

protens和keil作為EDA設(shè)計(jì)和仿真環(huán)境可協(xié)調(diào)工作，需要在平臺(tái)中進(jìn)行配置.首先在Proteus中畫出仿真原理圖，選中Proteus中Debug菜單的“Use Remote Debug Monitor”，使其有效；其次在Keil中“Options for Target”設(shè)置，確定CPU類型，在Debug菜單中選用“Proteus VSM Simulation”，即可實(shí)現(xiàn)聯(lián)合仿真.配置過程在平臺(tái)中已經(jīng)設(shè)置好，選擇學(xué)習(xí)項(xiàng)目后，即可自動(dòng)完成仿真過程.

3 平臺(tái)應(yīng)用

仿真平臺(tái)提供多門課程的理論學(xué)習(xí)、實(shí)驗(yàn)驗(yàn)證和仿真測(cè)試.包括：數(shù)字邏輯、計(jì)算機(jī)原理、接口技術(shù)、單片機(jī)原理及應(yīng)用、嵌入式系統(tǒng)及應(yīng)用、電工學(xué)基礎(chǔ)、電子線路設(shè)計(jì)、PCB制作，F(xiàn)PGA、SOC、SOPC、ISP編程應(yīng)用，MCS-51匯編語言、C51、HDL程序設(shè)計(jì)等.以邏輯函數(shù)、真值表、原理圖、程序代碼、仿真波形、平面圖形、三維圖形、動(dòng)畫、多媒體演示等多種表現(xiàn)形式，從不同角度描述和展示多學(xué)科教學(xué)內(nèi)容，充實(shí)教學(xué)內(nèi)容并提高學(xué)生學(xué)習(xí)興趣，有助于學(xué)生學(xué)習(xí)和理解教學(xué)內(nèi)容.提供大量開放性、創(chuàng)新性學(xué)習(xí)項(xiàng)目.除平臺(tái)內(nèi)提供的的學(xué)習(xí)項(xiàng)目外，還可進(jìn)行自主學(xué)習(xí)，建立個(gè)人學(xué)習(xí)項(xiàng)目并仿真驗(yàn)證.平臺(tái)提供 EDA 擴(kuò)展接口，可對(duì)現(xiàn)有 EDA 及時(shí)升級(jí)，也可把其他 EDA 工具集成到平臺(tái)內(nèi)并建立相應(yīng)學(xué)習(xí)環(huán)境，進(jìn)一步豐富平臺(tái)的教學(xué)手段和教學(xué)內(nèi)容.

4 平臺(tái)測(cè)試

仿真平臺(tái)包括軟、硬件系統(tǒng)的設(shè)計(jì)和集成，涉及的技術(shù)門類和外部設(shè)備接口較多，對(duì)系統(tǒng)穩(wěn)定性、可靠性要求較高；教學(xué)案例的組織涉及到多門課程，教學(xué)內(nèi)容安排需符合各門課程教學(xué)大綱要求；考慮自主學(xué)習(xí)和創(chuàng)新能力的培養(yǎng)，增加大量開放性、創(chuàng)新性教學(xué)案例，提供自主學(xué)習(xí)環(huán)境和素材.進(jìn)行系統(tǒng)設(shè)計(jì)、開發(fā)和論證，并對(duì)教學(xué)內(nèi)容、教學(xué)素材、實(shí)驗(yàn)案例、程序代碼、仿真結(jié)果全面測(cè)試.結(jié)果表明，系統(tǒng)達(dá)到設(shè)計(jì)要求，可保證教學(xué)內(nèi)容的準(zhǔn)確性和正確性，平臺(tái)運(yùn)行穩(wěn)定可靠，可以滿足理論教學(xué)、實(shí)驗(yàn)驗(yàn)證、硬件仿真等的需要.

5 結(jié)束語

教學(xué)仿真平臺(tái)將10余種EDA工具及外部設(shè)備集成、優(yōu)化，滿足不同種類課程需要；教學(xué)內(nèi)容豐富，滿足不同層次學(xué)生學(xué)習(xí)要求；對(duì)實(shí)驗(yàn)設(shè)備和條件不足的課程，通過平臺(tái)提供的仿真學(xué)習(xí)，可以提高學(xué)生高專業(yè)知識(shí)水平、鍛煉動(dòng)手能力、培養(yǎng)創(chuàng)新性思維能力；通過網(wǎng)絡(luò)訪問平臺(tái)進(jìn)行遠(yuǎn)程教學(xué)實(shí)踐，節(jié)省實(shí)驗(yàn)室空間，方便教學(xué)任務(wù)實(shí)施，應(yīng)用效果較好.