基于HyperLynx 的斷路器狀態(tài)監(jiān)測(cè)無線節(jié)點(diǎn)PCB 信號(hào)完整性分析

許運(yùn)飛，吳明贊，李 竹

(南京理工大學(xué)自動(dòng)化學(xué)院，南京 210094)

隨著斷路器狀態(tài)監(jiān)測(cè)無線節(jié)點(diǎn)ARM 芯片的工作頻率越來越高，信號(hào)完整性問題越來越突出，在斷路器狀態(tài)監(jiān)測(cè)無線節(jié)點(diǎn)高速PCB 設(shè)計(jì)中必須進(jìn)行信號(hào)完整性分析，否則設(shè)計(jì)的PCB 板是無法正常工作，可靠性得不到保證［1］。信號(hào)完整性問題主要包括有反射、串?dāng)_、振鈴、地彈等［2］。本文從反射和串?dāng)_兩方面進(jìn)行仿真分析的，針對(duì)關(guān)鍵信號(hào)傳輸產(chǎn)生的反射現(xiàn)象，采取端接阻抗匹配設(shè)計(jì)，消除反射;針對(duì)高速信號(hào)之間產(chǎn)生的串?dāng)_問題，可以通過減小走線耦合長度、線間距來降低串?dāng)_。

1 斷路器狀態(tài)監(jiān)測(cè)無線節(jié)點(diǎn)的信號(hào)完整性要求

本文設(shè)計(jì)的斷路器狀態(tài)監(jiān)測(cè)無線節(jié)點(diǎn)是采用ARM 微處理器將前端傳感器采集到的斷路器狀態(tài)信息進(jìn)行處理、儲(chǔ)存，并控制GPRS模塊將數(shù)據(jù)信息發(fā)送至遠(yuǎn)程控制中心，進(jìn)而實(shí)現(xiàn)斷路器的遠(yuǎn)程無線狀態(tài)監(jiān)測(cè)，如圖1所示。其中，ARM 芯片選用的是三星的S3C2440 芯片，GPRS模塊選用的是西門子MC55模塊。

圖1 斷路器狀態(tài)監(jiān)測(cè)無線節(jié)點(diǎn)原理框圖

ARM 芯片內(nèi)部時(shí)鐘頻率已經(jīng)達(dá)到350 MHz～500MHz，并且與SDRAM 等芯片組成的高速系統(tǒng)產(chǎn)生大量的噪聲和輻射，以及無線節(jié)點(diǎn)的天線輻射干擾，使得信號(hào)完整性問題如反射、串?dāng)_等問題更加突出，將影響節(jié)點(diǎn)正常工作。所以，在設(shè)計(jì)PCB 板時(shí)考慮信號(hào)完整性問題顯得十分重要，本文通過利用HyperLynx 軟件仿真來改善和解決斷路器狀態(tài)監(jiān)測(cè)無線節(jié)點(diǎn)的信號(hào)完整性問題。

2 節(jié)點(diǎn)信號(hào)完整性反射分析

反射問題是由于傳輸線阻抗不匹配產(chǎn)生的，所以消除反射主要是通過端接電阻實(shí)現(xiàn)阻抗匹配來解決的，其中端接方式有很多種，有串聯(lián)端接、并聯(lián)端接、戴維南端接等等［3］。但往往并不是越復(fù)雜的端接方式效果越好，需要根據(jù)具體的應(yīng)用場(chǎng)合進(jìn)行選擇。雖然戴維南端接方式將反射降低到最低，但由于采用的端接方式需要加電源，引入額外電源布線干擾并且使得電路板布線密度更大。所以根據(jù)所設(shè)計(jì)的PCB 板布線密度較大，采用簡單的串聯(lián)端接方式即可。

2.1 建立反射仿真模型

利用Linesim 工具建立反射仿真模型，如圖2所示。在斷路器狀態(tài)監(jiān)測(cè)無線節(jié)點(diǎn)PCB 板設(shè)計(jì)中串聯(lián)端接阻抗設(shè)置主要是針對(duì)關(guān)鍵的時(shí)鐘信號(hào)進(jìn)行端接的，使得信號(hào)傳輸效果好，從而保證各個(gè)芯片的時(shí)鐘同步性，所以針對(duì)ARM和SDRAM 的時(shí)鐘信號(hào)建立仿真模型。選用的IBIS模型是三星S3C2440 芯片的IBIS模型和海力士(Hynix)HY57V283220T 芯片的IBIS模型［4］。

圖2 反射模型仿真圖

圖3 無端接電阻反射模型仿真波形圖

無端接電阻時(shí)產(chǎn)生的反射波形如圖3所示，將端接電阻設(shè)置為33Ω 產(chǎn)生的反射波形圖如圖4所示。由表1 可看出，將設(shè)置端接電阻RS為0，即無端接電阻時(shí)，得到反射仿真波形抖動(dòng)幅值大，反射現(xiàn)象嚴(yán)重。在經(jīng)過設(shè)置端接電阻為33Ω 后，波形的抖動(dòng)明顯減小，產(chǎn)生的過沖或者下沖幅值明顯改善許多，反射現(xiàn)象得到抑制，并且在傳輸延遲性方面并未因端接電阻而導(dǎo)致傳輸時(shí)間延遲太多，滿足設(shè)計(jì)要求。這樣得到的串聯(lián)端接電阻為33Ω為布線端接反射仿真提供端接電阻參考值。

圖4 端接電阻為33Ω 時(shí)反射模型仿真波形圖

2.2 PCB 板布線后反射仿真

在斷路器狀態(tài)監(jiān)測(cè)無線節(jié)點(diǎn)ARM 芯片PCB 中串聯(lián)端接阻抗設(shè)置主要是針對(duì)關(guān)鍵的時(shí)鐘信號(hào)進(jìn)行端接的，采取端接的信號(hào)分別如下:LLnSRAS，LLn-SCAS，LLSCKE，LLSCS0，LLSCK0，LLSCLK1。本文以LLSCLK0 的端接設(shè)置為例進(jìn)行仿真闡述的。LLSCLK0 連接的是第一塊SDRAM 的時(shí)鐘信號(hào)LSCLK0。在PCB 板中的布線后反射端接電路圖如圖5所示。

圖5 PCB 板布線后反射端接電路圖

根據(jù)布線前仿真模型得到的端接電阻參考值為33Ω，根據(jù)仿真效果進(jìn)行微調(diào)后，發(fā)現(xiàn)將端接電阻R55 設(shè)置為30Ω 時(shí)效果最好，得到仿真波形如圖6，毛刺現(xiàn)象基本上沒有，產(chǎn)生的過沖幅值約100 mV，反射現(xiàn)象得到基本控制。

圖6 PCB 布線后反射仿真波形圖

2.3 反射仿真結(jié)果分析

將所建立的反射模型仿真結(jié)果和PCB 布線后仿真結(jié)果進(jìn)行比較分析，如表2所示。

表2 反射仿真結(jié)果比較

由表2 可看出，雖然沒有所建立的模型仿真達(dá)到的效果好，所產(chǎn)生的過沖幅值都略大于建立的反射模型所產(chǎn)生的過沖幅值，但相比較于未進(jìn)行端接設(shè)置，已經(jīng)大大提高抑制反射現(xiàn)象的能力。所以，建立的反射模型仿真結(jié)果與PCB 板布線后仿真結(jié)果基本一致，在PCB 板中產(chǎn)生的反射干擾不足以影響PCB 電路穩(wěn)定運(yùn)行，進(jìn)而有效地解決反射問題。

3 節(jié)點(diǎn)信號(hào)完整性串?dāng)_分析

串?dāng)_主要是指信號(hào)在傳輸線上傳播時(shí)由于電磁耦合對(duì)相鄰的傳輸線產(chǎn)生的電壓電流干擾噪聲，即信號(hào)線之間的互感和互容耦合引起的［5］，主要有遠(yuǎn)端串?dāng)_和近端串?dāng)_，遠(yuǎn)端串?dāng)_是指遠(yuǎn)離源端靜態(tài)線的一端，而近端串?dāng)_指和源端相近靜態(tài)線的一端。本文主要針對(duì)遠(yuǎn)端串?dāng)_進(jìn)行串?dāng)_仿真分析。

3.1 建立串?dāng)_仿真模型

建立的串?dāng)_仿真模型如圖7所示，選用的IBIS模型是三星S3C2440 芯片的IBIS模型和海力士(hynix)HY57V283220T 芯片的 IBIS模型。將S3C2440 芯片引腳的PCLKOUT［0］設(shè)置為0 低電平，從輸出端即SDRAM 的CLK 信號(hào)中即可觀察到S3C2440 芯片引腳的PL2SSCLK 信號(hào)產(chǎn)生的串?dāng)_。

圖7 串?dāng)_仿真模型圖

未調(diào)整前串?dāng)_仿真波形圖如圖8所示，可看出串?dāng)_現(xiàn)象嚴(yán)重，產(chǎn)生的幅值高達(dá)約250 mV 通過調(diào)整設(shè)置參數(shù)以及調(diào)整走線，將耦合長度降到最低，調(diào)整后的參數(shù)如表3所示，主要包括信號(hào)層與參考層的距離為8 mil，最小線間距為12 mil，耦合長度控制在約0.8 inch。由圖9 可以看出調(diào)整后串?dāng)_波形明顯好于調(diào)整前的波形，產(chǎn)生的串?dāng)_幅值約50 mV，滿足信號(hào)完整性的串?dāng)_設(shè)計(jì)要求。

圖8 調(diào)整前串?dāng)_模型仿真波形圖

圖9 調(diào)整后串?dāng)_模型仿真波形圖

表3 串?dāng)_模型仿真結(jié)果

3.2 PCB 布線后串?dāng)_仿真

由布線前串?dāng)_模型仿真得到PCB 布線的疊層參數(shù)包括每布線層的厚度分布，PCB 走線的寬度、間距和耦合長度。利用這些參數(shù)作為參考，對(duì)布線后的PCB 進(jìn)行串?dāng)_仿真分析，其中以關(guān)鍵時(shí)鐘信號(hào)LLSCLK0為例進(jìn)行仿真分析，如圖10所示。由于實(shí)際PCB 板布線密度較大，未能與串?dāng)_模型的參數(shù)一致，但經(jīng)過對(duì)參數(shù)進(jìn)行多次調(diào)整仿真后，得到串?dāng)_仿真圖如圖11所示。

圖10 PCB 板布線后串?dāng)_仿真圖

圖11 PCB 板布線后串?dāng)_仿真波形圖

3.3 串?dāng)_仿真結(jié)果分析

將PCB 布線仿真和模型仿真結(jié)果進(jìn)行比較分析，如表4所示。從表4 中可看出PCB 布線后仿真結(jié)果基本能達(dá)到所建立的串?dāng)_模型仿真的效果。雖然由于實(shí)際布線中考慮的布線空間因素以及環(huán)境參數(shù)不能理想化，產(chǎn)生的串?dāng)_幅值都略高于串?dāng)_模型的仿真結(jié)果，但已經(jīng)明顯抑制并改善了串?dāng)_問題，滿足信號(hào)完整性的設(shè)計(jì)要求。

表4 串?dāng)_仿真結(jié)果分析比較

4 結(jié)束語

本文通過使用HyperLynx 軟件針對(duì)斷路器狀態(tài)監(jiān)測(cè)無線節(jié)點(diǎn)PCB 中的信號(hào)完整性問題進(jìn)行分析和仿真，主要從反射和串?dāng)_分析兩個(gè)方面入手，通過建立仿真模型和PCB 布線后仿真分析改善后，將反射和串?dāng)_控制在可容許的范圍之內(nèi)，滿足高速PCB信號(hào)完整性設(shè)計(jì)要求。

本文的不足之處在于對(duì)節(jié)點(diǎn)的振鈴和地彈等信號(hào)完整性問題沒有進(jìn)行仿真分析解決，還需要作進(jìn)一步的研究分析。

［1］李成，程曉宇，畢篤彥，等.基于HyperLynx 的高速DSP 系統(tǒng)信號(hào)完整性仿真研究［J］.電子器件，2009，(2):445－451.

［2］董輝，朱義勝，趙柏山.基于濾波器應(yīng)用的PCB 平面電感的電磁輻射研究［J］.電子器件，2007，(1):183－185.

［3］晁富邦，潘英俊，魏彪，等.嵌入式ARM 系統(tǒng)PCB 設(shè)計(jì)中信號(hào)完整性的研究［J］.電子測(cè)試，2008，(11):60－64.

［4］厲科立，景占榮，嚴(yán)會(huì)會(huì).基于HyperLynx 的FPGA 系統(tǒng)信號(hào)完整性仿真分析［J］.現(xiàn)代電子技術(shù)，2011，(8):144－150.

［5］熊青松，吳兆華，陳品，等.基于Hyperlynx 的高速互連信號(hào)串?dāng)_分析［J］.桂林電子科技大學(xué)學(xué)報(bào)，2010，(6):537－540.