高速高密度PCB的SI問題

周勝海，涂友超

（信陽師范學(xué)院 物理與電子工程學(xué)院，河南 信陽 464000）

數(shù)字電子產(chǎn)品發(fā)展快、應(yīng)用廣。PC機(jī)是數(shù)字電子產(chǎn)品的代表。PC機(jī)性能不斷快速提高，要求數(shù)據(jù)傳輸速率不斷提高，即要求總線帶寬（bus bandwidth）不斷增加。傳統(tǒng)措施：一是提高總線速度，即每秒鐘傳輸更多比特（bit）；二是增加總線寬度，即更多比特并行傳輸。目前，計(jì)算機(jī)比特率（bit rates）已達(dá)到數(shù)十吉赫芝（GHz），大尺寸電路板上已是數(shù)十甚至數(shù)百比特并行傳輸。隨著總線變快變寬，就出現(xiàn)了SI（signal integrity）問題?，F(xiàn)代總線設(shè)計(jì)者，必須計(jì)算電壓到毫伏，必須計(jì)算時(shí)序到皮秒（ps）[1]。對(duì)高速高密度PCB設(shè)計(jì)者而言，必須改變傳統(tǒng)的邏輯信號(hào)觀點(diǎn)，必須運(yùn)用新的設(shè)計(jì)觀念和設(shè)計(jì)技術(shù)，必須有效應(yīng)對(duì)SI問題。在PCB級(jí)，影響SI的3個(gè)主要方面是互聯(lián)阻抗不連續(xù)引起的反射、鄰近互聯(lián)引起的串?dāng)_和邏輯器件開關(guān)引起的SSN（simultaneous switching noise）。筆者從高速高密度PCB設(shè)計(jì)的角度，在介紹SI問題的產(chǎn)生的基礎(chǔ)上，著重分析了反射、串?dāng)_和SSN的機(jī)理、特性及對(duì)SI的影響。

1 SI問題的產(chǎn)生

通過提高總線速度來克服總線帶寬限制，有兩個(gè)方面。1）總線頻率提高，互聯(lián)（interconnects）表現(xiàn)出高頻效應(yīng)，頻率越高，高頻效應(yīng)越重，可能嚴(yán)重影響總體性能；2）總線頻率提高，通常會(huì)增加功耗，對(duì)電池供電的便攜式設(shè)計(jì)是個(gè)大問題。通過增加總線寬度來克服總線帶寬限制，也有兩個(gè)方面。1）引腳數(shù)太多，相距太近，相互干擾，難以保證 “干凈數(shù)據(jù)”（clean data）；2）據(jù)摩爾定律（Moore’s law），增加總線寬度只是短期的權(quán)宜之計(jì)。所以，比較而言，提高總線速度是必然的。

總線速度越高，要求時(shí)序不確定度（timing uncertainity）越小。目前，數(shù)字系統(tǒng)的邊緣速率（edge rates）已達(dá)35 ps[1]。根據(jù)Fourier分析，邊緣速率越高，頻譜中的高頻越豐富。所以，在高速數(shù)字系統(tǒng)中，每段導(dǎo)線都不再是傳統(tǒng)意義上的導(dǎo)線，而是有與頻率有關(guān)的寄生電感、電容和電阻的寄生元件。寄生元件有時(shí)延和瞬時(shí)阻抗，會(huì)引起信號(hào)失真。每段導(dǎo)線與周圍環(huán)境，包括電源結(jié)構(gòu)、地結(jié)構(gòu)、散熱器、其他導(dǎo)線，甚至無線網(wǎng)絡(luò)，都有耦合。信號(hào)不是限于導(dǎo)體中，而是在導(dǎo)體附近的電磁場中[2]?；ヂ?lián)中的信號(hào)相互影響。

所以，在高速數(shù)字系統(tǒng)中，就出現(xiàn)了SI問題。術(shù)語SI目前尚無統(tǒng)一定義，一般認(rèn)為SI是指保證數(shù)字脈沖在一對(duì)連接盤（a pair of lands）之間傳輸時(shí)，能夠以要求的電平和波形到達(dá)接收端[3]。在PCB級(jí)，影響SI的3個(gè)主要方面是互聯(lián)阻抗不連續(xù)引起的反射、鄰近互聯(lián)引起的串?dāng)_和邏輯器件開關(guān)引起的SSN。

2 反 射

實(shí)際數(shù)字信號(hào)近似為梯形波。數(shù)字信號(hào)的帶寬BW由信號(hào)的上升時(shí)間 tr決定[4]，即

在高速數(shù)字設(shè)計(jì)中，通常使用一個(gè)準(zhǔn)則，當(dāng)互聯(lián)的長度l小于所傳輸信號(hào)最高頻率成分（fmax）波長（λmin）的 1/10時(shí)，認(rèn)為互聯(lián)是電小尺寸 （electrically small），互聯(lián)不會(huì)引起SI問題。即

v是信號(hào)在互聯(lián)中的傳播速度。將fmax=1/tr代入式（2），整理得

td是互聯(lián)的時(shí)延（time delay）。對(duì)PCB上的互聯(lián)，作為實(shí)用的經(jīng)驗(yàn)規(guī)則，通常取

語法化——一個(gè)新興的語法手段產(chǎn)生過程。一個(gè)詞語一旦語法化，就會(huì)失去獨(dú)立運(yùn)用的能力，而成為一種附著成份。一個(gè)實(shí)詞語法化過程往往涉及到兩個(gè)成分的重新分析，會(huì)改變?cè)瓉淼脑~匯邊界。一個(gè)詞語的語法化過程往往涉及到兩個(gè)成分的重新分析，而兩個(gè)成分的重新分析必須在緊鄰的句法環(huán)境中進(jìn)行。一個(gè)詞語的語法化常常會(huì)促使其原來意義的抽象化，退化掉一些原來的詞匯意等。③

式中：l的單位為 in（1in=2.54 cm），tr的單位為 ns。

在大多數(shù)高速數(shù)字系統(tǒng)中，tr大約是時(shí)鐘周期的1/10。對(duì)現(xiàn)代和未來的數(shù)字產(chǎn)品而言，時(shí)鐘頻率越來越高，tr越來越短，是必然趨勢。值得注意的是，即使時(shí)鐘頻率很低（如低于50 MHz），由于高速數(shù)字器件的廣泛應(yīng)用，同樣會(huì)出現(xiàn)很短的tr[5]。在現(xiàn)代高速數(shù)字產(chǎn)品中，tr已短至 0.1 ns，據(jù)式（4），不引起SI問題的l＜0.1 in。實(shí)際上，所有的互聯(lián)長度都超過這一限度。

所以，在現(xiàn)代和未來高速數(shù)字產(chǎn)品中，典型的互聯(lián)，如PCB 上的微帶線（microstrip）或帶狀線（stripline）、同軸電纜、扁平電纜、絞線對(duì)電纜等，都必須按傳輸線（transmission lines）來處理[6]。 傳輸線任一端的阻抗不匹配（mismatching）或沿傳輸線的不連續(xù)（discontinuities）都引起信號(hào)反射，進(jìn)而引起 SI問題[7]。

作為一個(gè)典型實(shí)例，考慮微帶線連接的兩個(gè)CMOS門。典型的 CMOS門，輸出電阻（非線性）為 10～30 Ω，輸入是典型的容性，電容為5～15 pF。設(shè)微帶線長為20 cm，線寬為100 mil（1 mil=0.025 4 mm），F(xiàn)R-4 基板（εr=4.7），基板厚為 62 mil。據(jù)有關(guān)公式計(jì)算可知，微帶線的特性阻抗為53.4 Ω，時(shí)延為1.25 ns。 設(shè)驅(qū)動(dòng)門輸出為 2.5 V、25 MHz、tr=tf=2 ns、 占空比50%的連續(xù)梯形脈沖。驅(qū)動(dòng)門等效為內(nèi)阻25 Ω的戴維寧等效電路，負(fù)載門等效為5 pF的電容。PSPICE仿真得到傳輸線輸出電壓（負(fù)載門輸入電壓）波形如圖1所示?？梢?，由于傳輸線兩端阻抗不匹配而引起信號(hào)反射，形成振鈴（ringing）現(xiàn)象，引起SI問題?？赡軐?dǎo)致電平進(jìn)入邏輯0和邏輯1之間的“灰色區(qū)域”，引起邏輯錯(cuò)誤。測試結(jié)果與仿真結(jié)果吻合[3]。

圖1 反射引起的振鈴Fig.1 Ringing caused by reflection

沿傳輸線還會(huì)存在很多引起不連續(xù)的因素，如轉(zhuǎn)彎、過孔、線頭、分支、封裝引線、交叉、測試盤等。這些不連續(xù)，對(duì)沿傳輸線傳播的信號(hào)而言，“看到”的是阻抗發(fā)生了變化，即阻抗不連續(xù)。阻抗不連續(xù)即引起信號(hào)反射，進(jìn)而引起SI問題。

3 串 擾

在高速數(shù)字系統(tǒng)中，每一條互聯(lián)線及其信號(hào)返回通路都構(gòu)成環(huán)路，互聯(lián)中的信號(hào)是以電磁場的形式傳播的。對(duì)鄰近的兩個(gè)（或多個(gè)）環(huán)路而言，一條互聯(lián)線中信號(hào)的電磁場，有一部分進(jìn)入相鄰環(huán)路，即相鄰互聯(lián)線之間存在互容（mutual capacitance）和互感（mutual inductance）。 據(jù)電磁理論，一條互聯(lián)線上電流變化 △I/△t（電壓變化 △V/△t）通過互感 LM（互容CM）在鄰近互聯(lián)線上感應(yīng)產(chǎn)生的噪聲電壓△VL（噪聲電流△IC）分別為

可見，在數(shù)字系統(tǒng)中，當(dāng)一條互聯(lián)線上傳輸信號(hào)時(shí)，會(huì)在臨近互聯(lián)線上感應(yīng)產(chǎn)生噪聲，即串?dāng)_噪聲（crosstalk noise）。

信號(hào)返回通路是大的均勻的導(dǎo)體平面時(shí)，如高速PCB上大多數(shù)耦合傳輸線，感性耦合電流與容性耦合電流為同一量級(jí)。信號(hào)返回通路是IC封裝中的單根導(dǎo)線或連接器中的引腳時(shí)，感性耦合電流比容性耦合電流大得多，后者可略。

比較而言，帶狀線和嵌入式微帶線（embedded microstrip）的串?dāng)_都較微帶線的串?dāng)_小。所以，研究PCB互聯(lián)線串?dāng)_時(shí)，通常以微帶線為具體對(duì)象。典型代表是FR-4基材PCB上的微帶線，特性阻抗50 Ω，線寬和線間距均為5 mil。5 mil是目前PCB工藝水平達(dá)到的最小值。

多平行微帶線間的串?dāng)_與其電容矩陣（capacitance matrix）和電感矩陣（inductance matrix）[8]密切相關(guān)。 矩陣取決于多平行微帶線的幾何結(jié)構(gòu)。矩陣的各元素值可由專業(yè)軟件（如Ansoft SI2D Field Solver）快速精確算出。對(duì)均勻傳輸線，元素值通常取單位長度值。電容矩陣和電感矩陣是仿真和預(yù)測串?dāng)_的基礎(chǔ)。

高速高密度PCB上的多數(shù)傳輸線信號(hào)返回通路都是大的連續(xù)的導(dǎo)體平面，串?dāng)_主要來自緊鄰的傳輸線，來自其他鄰近傳輸線的串?dāng)_可略。

對(duì)串?dāng)_的關(guān)注重點(diǎn)是近端串?dāng)_（near-end crosstalk）噪聲電壓和遠(yuǎn)端串?dāng)_（far-end crosstalk）噪聲電壓。通常用串?dāng)_系數(shù)（串?dāng)_噪聲電壓幅值與信號(hào)電壓幅值之比）來評(píng)價(jià)串?dāng)_程度。在tr/2時(shí)間內(nèi)，信號(hào)在互聯(lián)線上傳播的距離，稱為飽和長度（saturation length）。對(duì)FR-4基材PCB上的傳輸線，信號(hào)的傳播速度約為6 in/ns。所以，對(duì)數(shù)據(jù)率大于數(shù)Gbit/s的高速數(shù)字系統(tǒng)，互聯(lián)線的耦合長度都大于飽和長度。

對(duì)兩條端接平行微帶線，當(dāng)耦合長度大于飽和長度時(shí)，近端串?dāng)_噪聲電壓波形如圖2所示[1]，近端串?dāng)_系數(shù)kb為[5]

式中：Vb是近端串?dāng)_噪聲電壓，V是信號(hào)電壓，CmL是單位長度的互容，CL是信號(hào)線單位長度的電容，LmL是單位長度的互感，LL是信號(hào)線單位長度的電感。

圖2 近端串?dāng)_和遠(yuǎn)端串?dāng)_噪聲脈沖Fig.2 Near and far-end crosstalk noise pulses

可見，近端串?dāng)_只取決于耦合強(qiáng)弱，而與耦合長度和信號(hào)上升時(shí)間（tr）均無關(guān)。

兩條端接平行微帶線的遠(yuǎn)端串?dāng)_噪聲電壓波形如圖2所示，遠(yuǎn)端串?dāng)_系數(shù)kf為[5]

式中：Vf是遠(yuǎn)端串?dāng)_噪聲電壓，lc是耦合長度，tr是信號(hào)上升時(shí)間，v是信號(hào)傳播速度。

可見，遠(yuǎn)端串?dāng)_不僅取決于耦合強(qiáng)弱，還取決于耦合長度和信號(hào)上升時(shí)間（tr），耦合長度越長和信號(hào)上升時(shí)間越短，串?dāng)_都越嚴(yán)重。

若互聯(lián)線的兩邊都有平行的互聯(lián)線（如總線），則串?dāng)_為式（7）、（8）結(jié)果的 2 倍。

不同系列數(shù)字IC的噪聲容限不完全相同，典型的是噪聲容限約為信號(hào)電壓擺幅的15%。通常將這15%的1/3（即5%）分配給串?dāng)_。如信號(hào)擺幅為3.3 V，最大允許串?dāng)_噪聲約為160 mV。這似乎對(duì)最大允許串?dāng)_噪聲的限制并不嚴(yán)格。然而，PCB上典型互聯(lián)線最大串?dāng)_噪聲可能超過5%。仿真結(jié)果表明，F(xiàn)R-4基材PCB上的微帶線，兩邊都有3.3 V的信號(hào)傳輸時(shí)，引起的串?dāng)_噪聲大于300 mV[5]。

大多數(shù)數(shù)字系統(tǒng)使用信號(hào)傳輸接口（signaling interfaces），信號(hào)傳輸接口中有大量的互聯(lián)線通過IC封裝、連接器（connectors）及PCB平行分布，串?dāng)_可能成為決定數(shù)字系統(tǒng)性能的因素之一。數(shù)字系統(tǒng)速度更快、尺寸更小的發(fā)展趨勢，將進(jìn)一步加劇串?dāng)_的嚴(yán)重性。串?dāng)_引起的問題主要有兩方面：其一，串?dāng)_改變互聯(lián)線的傳播特性（特性阻抗和傳播速度），進(jìn)而影響SI和時(shí)序；其二，串?dāng)_在互聯(lián)線上產(chǎn)生噪聲，進(jìn)而損害 SI和降低噪聲容限（noise margins）[1]。

4 SSN

在數(shù)字系統(tǒng)PCB上，通常用一對(duì)電源總線或一對(duì)完整導(dǎo)體平面 （銅箔層）給IC供電。IC與PDN （power distribution networks）連接的簡化等效電路如圖3所示。PDN的特性阻抗為 ZPDN。 IC 電源引腳（P′）和地引腳（G′）與 PDN 的連線有引線電感L1，IC內(nèi)芯片（die）與引腳之間有封裝電感Lp。IC的輸出通過特性阻抗為Z0的互聯(lián)線到接收器（receiver）。輸出邏輯0→1轉(zhuǎn)換或邏輯1→0轉(zhuǎn)換時(shí)，輸出電平變化為△V，轉(zhuǎn)換時(shí)間為△t。輸出轉(zhuǎn)換時(shí)，輸出級(jí)的兩個(gè)管子（totem-pole結(jié)構(gòu)）會(huì)瞬間同時(shí)導(dǎo)通，使PDN的電源與地之間瞬間出現(xiàn)低阻通路，形成瞬變電流△It。同時(shí)，輸出邏輯0→1轉(zhuǎn)換時(shí)，形成另一瞬變電流△Is為

圖3 IC與PDN連接Fig.3 Connection of an IC to a PDN

△Is也必須由PDN提供。所以，PDN必須提供的總瞬變電流△I為

△I在P、G兩點(diǎn)間引起的瞬變電壓△VPG為

△VPG是一種沖激騷擾，通過PDN加到IC的電源上，引起SI問題。IC內(nèi)多個(gè)門同步開關(guān)時(shí)，這種噪聲會(huì)疊加而變強(qiáng)，這就是SSN。SSN可達(dá)到引起系統(tǒng)故障的程度[9]。

據(jù)式（11），設(shè)計(jì)PCB時(shí)，減小SSN的有效方法是盡量減小ZPDN。隨著大規(guī)模IC的電源電壓越來越低和功耗越來越大，要求ZPDN必須低，有的要求達(dá)到甚至低于1 mΩ[10]。

IC電源通路還有一部分瞬變電壓△V1是由引線電感L1引起的，

隨著數(shù)字系統(tǒng)的速度越來越高，tr越小，△V1越大。減小△V1的有效方法是盡量減小L1。

封裝電感Lp也會(huì)在IC電源通路引起瞬變電壓，高性能IC設(shè)計(jì)與制造時(shí)必須采取應(yīng)對(duì)措施[11-12]。

5 結(jié)束語

高速高密度PCB的SI對(duì)產(chǎn)品性能有決定性影響。在PCB設(shè)計(jì)中，必須進(jìn)行SI仿真和預(yù)測。在PCB級(jí)，影響SI的3個(gè)主要問題是反射、串?dāng)_和SSN。全面、準(zhǔn)確地認(rèn)識(shí)這3個(gè)問題的機(jī)理、特性及對(duì)SI的影響，是有效應(yīng)對(duì)SI問題的基礎(chǔ)。

本文的討論與結(jié)論對(duì)高速高密度PCB設(shè)計(jì)實(shí)踐具有參考作用。

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