基于FPGA的參數(shù)逐突發(fā)可變調(diào)制器設(shè)計

陳艷麗

(中國電子科技集團(tuán)公司第五十四研究所,河北石家莊050081)

0 引言

參數(shù)可變調(diào)制器已有一些研究成果,如文獻(xiàn)[1]中提到其設(shè)計的智能型調(diào)制器,其速率在2.4～64 ksps變化,用2片DSP芯片和FPGA實現(xiàn);文獻(xiàn)[2]中提到的參數(shù)可變調(diào)制器,其速率在 2.4～2 048 ksps變化,用2片 EPLD實現(xiàn),總體來說調(diào)制速率比較低,電路比較復(fù)雜。下面介紹的參數(shù)逐突發(fā)可變調(diào)制器,調(diào)制速率范圍為 64～8 192 ksps,且64 ksps步進(jìn),采用一片F(xiàn)PGA和DDS實現(xiàn),調(diào)制速率覆蓋范圍寬,實現(xiàn)結(jié)構(gòu)簡單?？勺儏?shù)多,具有一定的靈活性和通用性,可支持MF-TDMA通信系統(tǒng)。

1 總體結(jié)構(gòu)

參數(shù)逐突發(fā)可變調(diào)制器硬件電路主要采用一片Altera公司的FPGA芯片和AD公司的DDS芯片實現(xiàn),電路設(shè)計簡單,總體結(jié)構(gòu)如圖1所示。圖1中框內(nèi)為參數(shù)逐突發(fā)可變調(diào)制器的軟件實現(xiàn)部分,采用對突發(fā)數(shù)據(jù)進(jìn)行數(shù)據(jù)處理后,進(jìn)行成形濾波的方法,并在基帶數(shù)據(jù)中加入了數(shù)字高斯白噪聲。

圖1 參數(shù)逐突發(fā)可變調(diào)制器結(jié)構(gòu)

其中接口控制單元允許用戶通過控制接口改寫寄存器,對調(diào)制器的參數(shù)進(jìn)行選擇和設(shè)置,以實現(xiàn)多項參數(shù)逐突發(fā)可變;系統(tǒng)時鐘生成單元產(chǎn)生DDS的參考時鐘、根據(jù)控制寄存器的速率產(chǎn)生DDS的頻率控制字并對DDS產(chǎn)生的高倍符號鐘進(jìn)行分頻處理;在突發(fā)工作模式下,由突發(fā)時序控制單元控制數(shù)據(jù)處理單元工作,對進(jìn)行CRC校驗、加擾、編碼后組成突發(fā)數(shù)據(jù)幀結(jié)構(gòu)的突發(fā)數(shù)據(jù)進(jìn)行緩存,按一定的控制時序控制突發(fā)數(shù)據(jù)在相應(yīng)的參數(shù)下輸出,經(jīng)成形后加入高斯白噪聲送入D/A進(jìn)行數(shù)模轉(zhuǎn)換;高斯白噪聲生成器產(chǎn)生的數(shù)字噪聲帶寬根據(jù)符號速率的變化而動態(tài)改變,且信噪比可控。

該數(shù)字突發(fā)調(diào)制器逐突發(fā)可變參數(shù)多,實現(xiàn)通用化、綜合化。采用數(shù)字的方法,在調(diào)制器內(nèi)集成了多種調(diào)制功能:突發(fā)、連續(xù)、跳頻工作模式可變;調(diào)制速率、調(diào)制頻率、輸出功率逐突發(fā)可變;卷積、Turbo、LDPC編碼方式逐突發(fā)可變;滾降系數(shù)逐突發(fā)可變;數(shù)字噪聲帶寬,信噪比逐突發(fā)可變。逐突發(fā)可變參數(shù)多使得調(diào)制器的設(shè)計復(fù)雜度大大增加。

2 參數(shù)逐突發(fā)可變設(shè)計與實現(xiàn)

調(diào)制速率在64～8 192 ksps范圍內(nèi)128級變化,且逐突發(fā)可變。這就對主時鐘提出了很高要求,要求主時鐘工作頻率范圍寬,具有極高的頻率分辨率和轉(zhuǎn)換速度。同時,為了適應(yīng)可變碼速率的調(diào)制使用了內(nèi)插技術(shù),由于調(diào)制的符號速率變化很大,內(nèi)插因子的變化范圍也很大,導(dǎo)致高內(nèi)插因子的內(nèi)插濾波器設(shè)計復(fù)雜。

2.1 速率可變設(shè)計

采用AD公司的DDS芯片AD9952實現(xiàn)變速率功能。根據(jù)直接數(shù)字頻率合成技術(shù)的工作原理:在系統(tǒng)時鐘的控制下,通過相位累加器實現(xiàn)瞬時相位的累加,把相位累加器的輸出作為地址對正弦查詢表尋址,使之輸出相應(yīng)的幅度值,完成相位到幅度的轉(zhuǎn)換,經(jīng)過DAC得到相應(yīng)的階梯波,最后經(jīng)過低通濾波器即可得到所需要的波形。而輸出頻率fout與累加相位增量K(即頻率控制字)有著簡單的線性關(guān)系,即

式中,N為頻率控制字的位寬;fclk為系統(tǒng)時鐘基準(zhǔn)頻率。在該設(shè)計中,AD9952的位寬為32,FPGA提供的20 MHz差分參考時鐘在DDS內(nèi)部進(jìn)行16倍倍頻,產(chǎn)生320 MHz的系統(tǒng)時鐘。根據(jù)以上線性關(guān)系,只需配置頻率控制字DDS即可產(chǎn)生調(diào)制速率的高倍時鐘即主時鐘。假設(shè)主時鐘為32.768 MHz,那么通過分頻就可以生成64～8192 ksps的8級符號速率,其他速率需要同時配置DDS頻率控制字更改主時鐘和分頻生成。

2.2 高倍可變內(nèi)插濾波器設(shè)計

可變內(nèi)插因子的算法采用先補0將序列的輸出采樣率提高到固定的頻段內(nèi),然后進(jìn)行低通濾波的辦法。采用辛格函數(shù)內(nèi)插方法對成形后的數(shù)字信號進(jìn)行內(nèi)插。根據(jù)內(nèi)插理論,得到辛格函數(shù)內(nèi)插濾波器的內(nèi)插響應(yīng)方程為:

式中,h(t)為理想濾波器的低通響應(yīng);y(T)為被恢復(fù)重建的信號;x(nT)為輸入采樣序列,T為輸入序列的采樣周期。

在有限區(qū)域內(nèi)對辛格函數(shù)截斷后進(jìn)行非理想內(nèi)插,例如-M～M-1。一般取M=4,即8個碼元,就可以得到較好的內(nèi)插性能和內(nèi)插精度。將濾波器的系數(shù)進(jìn)行13位量化后,分別存入8組ROM中。由于濾波器系數(shù)具有對稱性的特點,所以實際只需要4組ROM進(jìn)行運算。通過控制調(diào)制速率,產(chǎn)生相應(yīng)內(nèi)插的濾波系數(shù)。輸入信號在采樣時鐘的控制下進(jìn)行移位,與濾波系數(shù)進(jìn)行乘加運算,由于成形濾波器的輸入信號只有0和1兩種,對于平衡輸出,相當(dāng)于±1,因此內(nèi)插濾波器中可以不出現(xiàn)乘法,只用加法即可實現(xiàn)。

內(nèi)插濾波器的工作速度取決于數(shù)據(jù)的采樣時鐘(即主時鐘)。通過控制調(diào)制速率,可以使濾波器的工作速率隨調(diào)制速率和采樣時鐘變化,濾波器的工作速率等于N倍調(diào)制速率,N即為內(nèi)插倍數(shù)。針對調(diào)制速率變化范圍大的特點,可以根據(jù)上述關(guān)系對調(diào)制速率、內(nèi)插因子和采樣時鐘進(jìn)行分段設(shè)計,如表1所示。

表1 調(diào)制速率、內(nèi)插因子與采樣時鐘的關(guān)系表

對于符號速率64 ksps的調(diào)制,進(jìn)行512倍內(nèi)插;對于128 ksps的調(diào)制,進(jìn)行256倍內(nèi)插;對于128～256 ksps的調(diào)制,進(jìn)行 128倍內(nèi)插;對于4 096～8 192 ksps的調(diào)制,進(jìn)行4倍內(nèi)插,實現(xiàn)了內(nèi)插因子從4～512倍的8級變化。

3 測試結(jié)果分析

參數(shù)逐突發(fā)可變調(diào)制器在一片F(xiàn)PGA內(nèi)實現(xiàn),將編譯產(chǎn)生的下載文件配置到FPGA中即可進(jìn)行硬件測試。信息碼長1 008 bit,采用LDPC(2 016,1/2)編碼,第1組突發(fā)符號速率為8 192 ksps,第2組突發(fā)符號 速 率為 4 096 ksps,突 發(fā)間隔100 μ s,在signaltap中用32 768 MHz的采樣時鐘抓取基帶信號波形如圖2所示。

圖2 參數(shù)逐突發(fā)可變調(diào)制器測試結(jié)果

測試結(jié)果中,突發(fā)基帶信號2種速率交替發(fā)送,實現(xiàn)參數(shù)逐突發(fā)可變,滿足設(shè)計要求。

4 結(jié)束語

上述的參數(shù)逐突發(fā)可變調(diào)制器,調(diào)制速率在64～8 192 ksps范圍內(nèi)128級變化,可適用于多載波多速率數(shù)據(jù)傳輸,支持多種調(diào)制選項,支持突發(fā)、連續(xù)和跳頻多種工作方式。結(jié)構(gòu)簡單,實現(xiàn)了基帶全數(shù)字化,是一種通用的高性能突發(fā)調(diào)制器,具有廣闊的應(yīng)用前景。

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