基于TS201芯片的雷達(dá)信號(hào)處理機(jī)設(shè)計(jì)

陳新峰， 張軍杰， 趙 非， 王曉東

（1.中國(guó)電子科技集團(tuán)公司 第二十七研究所，河南 鄭州450005；2.中國(guó)人民解放軍防空兵指揮學(xué)院 河南 鄭州 450052）

現(xiàn)代雷達(dá)廣泛了應(yīng)用了數(shù)字信號(hào)處理技術(shù)，主要實(shí)現(xiàn)時(shí)頻信號(hào)處理。隨著大帶寬高分辨率、多種信號(hào)處理方式的采用，雷達(dá)信號(hào)處理不僅流程復(fù)雜，運(yùn)算量大，數(shù)據(jù)吞吐率也急劇上升，而且對(duì)處理數(shù)據(jù)的精度要求也越來(lái)越高，這就要求雷達(dá)數(shù)字信號(hào)處理系統(tǒng)能夠高速實(shí)時(shí)、高通過(guò)率地完成各種處理任務(wù)。本文討論的是由高速DSP芯片ADSP-TS201構(gòu)成的雷達(dá)信號(hào)處理機(jī)，ADSP-TS201數(shù)字信號(hào)處理器作為雷達(dá)信號(hào)處理機(jī)的核心完成雷達(dá)信號(hào)處理的大部分功能。本系統(tǒng)在設(shè)計(jì)時(shí)比較好地發(fā)揮了高速DSP芯片ADSP-TS201的良好性能；通過(guò)靈活的配置，合理地解決了高速數(shù)據(jù)率的問(wèn)題，實(shí)現(xiàn)了雷達(dá)信號(hào)處理的各種算法；充分地利用了芯片內(nèi)部資源；降低了系統(tǒng)設(shè)備的復(fù)雜性，又保證了系統(tǒng)性能。

1 ADSP-TS201簡(jiǎn)介

以超大規(guī)模處理器技術(shù)為基礎(chǔ)的數(shù)字信號(hào)處理器近年來(lái)發(fā)展迅速，其強(qiáng)大的處理能力和可編程能力，滿(mǎn)足了雷達(dá)數(shù)字信號(hào)處理系統(tǒng)實(shí)時(shí)性和通用性的要求。ADSP-TS201芯片是ADI公司推出的一款高性能浮點(diǎn)數(shù)字信號(hào)處理器，采用超級(jí)哈佛結(jié)構(gòu)，靜態(tài)超標(biāo)量操作適合多處理器模式運(yùn)算，其主要性能如下[1-2]：

1）最高主頻可達(dá) 600 MHz，指令周期為 1.67 ns，支持單指令多數(shù)據(jù) （SIMD）操作，達(dá)到每秒48億次乘加運(yùn)算（4.8 GMACs/s）和每秒 36億次浮點(diǎn)運(yùn)算（3.6 GFLOPS）。

2）支持IEEE32位、40位浮點(diǎn)數(shù)據(jù)格式和8位、16位、32位和64位定點(diǎn)數(shù)據(jù)格式。

3）內(nèi)部集成24 Mbits DRAM，分為6個(gè) 4 Mbits的DRAM塊，特別適合大數(shù)據(jù)量信號(hào)處理應(yīng)用。

4）內(nèi)部4條128位寬總線(xiàn)通過(guò)交叉點(diǎn)開(kāi)關(guān)與6個(gè)DRAM塊連接，可以將程序、數(shù)據(jù)和輸入、輸出緩沖區(qū)分配在不同的RAM塊中，使得在一個(gè)時(shí)鐘周期內(nèi)可以同時(shí)進(jìn)行指令、數(shù)據(jù)和I/O訪(fǎng)問(wèn)，帶寬可以達(dá)到33.6 GB/s。

5）32位的地址總線(xiàn)提供4 G的統(tǒng)一尋址空間。

6）片內(nèi)集成4個(gè)收發(fā)全雙工鏈路口（每個(gè)鏈路口可提供1.2 GB/s的傳輸速率，可同時(shí)進(jìn)行DMA傳輸），可以方便地進(jìn)行芯片互連。

2 信號(hào)處理機(jī)硬件結(jié)構(gòu)

對(duì)雷達(dá)信號(hào)處理機(jī)的硬件設(shè)計(jì)要求通常包括：適于實(shí)時(shí)信號(hào)處理，結(jié)構(gòu)靈活，有較強(qiáng)的通用性，適于模塊化設(shè)計(jì)，開(kāi)發(fā)周期短，系統(tǒng)已于維護(hù)和擴(kuò)展。由于各方面約束有時(shí)是互斥的，即要盡量降低硬件的復(fù)雜程度，提高系統(tǒng)的可靠性，又要盡量滿(mǎn)足實(shí)時(shí)處理的要求，減輕軟件部分的負(fù)擔(dān)，兼顧系統(tǒng)的可重構(gòu)性能，提高系統(tǒng)的可擴(kuò)展性。

近年來(lái)，CPCI總線(xiàn)以其高帶寬、可靠性高和兼容性好在工業(yè)控制及軍工領(lǐng)域內(nèi)得到廣泛的應(yīng)用。設(shè)計(jì)的雷達(dá)信號(hào)處理機(jī)采用6U的CPCI板卡結(jié)構(gòu)尺寸，具有結(jié)構(gòu)緊湊美觀、印制板不易變形、集成度和可靠性高的優(yōu)點(diǎn)。雷達(dá)信號(hào)處理機(jī)從硬件結(jié)構(gòu)上主要分為3部分：數(shù)據(jù)采集與預(yù)處理板，信號(hào)處理器板，通信接口板，3塊電路板放在一個(gè)標(biāo)準(zhǔn)6U的CPCI機(jī)箱內(nèi)，電路板之間的信號(hào)線(xiàn)通過(guò)底面的扣板連接，調(diào)試時(shí)利用工業(yè)控制計(jì)算機(jī)通過(guò)CPCI接口來(lái)訪(fǎng)問(wèn)。系統(tǒng)總的硬件組成如圖1所示。

圖1 系統(tǒng)硬件框圖Fig.1 System hardware structure framework

2.1 數(shù)據(jù)采集與預(yù)處理板

數(shù)據(jù)采集與預(yù)處理板用來(lái)對(duì)中頻模擬信號(hào)進(jìn)行采樣，并完成數(shù)字信號(hào)的正交解調(diào)、定點(diǎn)到浮點(diǎn)轉(zhuǎn)換以及與雷達(dá)系統(tǒng)的時(shí)序調(diào)度。數(shù)據(jù)采集與預(yù)處理板構(gòu)成如圖2所示：兩路AD實(shí)現(xiàn)對(duì)雷達(dá)和差兩路中頻信號(hào)的數(shù)字采樣，一片F(xiàn)PGA完成對(duì)數(shù)字信號(hào)的正交解調(diào)，兩片TS201完成雷達(dá)回波數(shù)據(jù)的定點(diǎn)到浮點(diǎn)轉(zhuǎn)換與雷達(dá)系統(tǒng)的時(shí)序調(diào)度，一片PCI9054（CPCI總線(xiàn)結(jié)構(gòu)芯片），通過(guò)CPCI與主機(jī)通信。

圖2 數(shù)據(jù)采集與預(yù)處理板框圖Fig.2 Data sampling and pre-processing framework

2.2 信號(hào)處理器板

信號(hào)處理器板完成雷達(dá)回波信號(hào)的脈沖壓縮、MTD、跟蹤和測(cè)角、測(cè)距、測(cè)速等功能[3]。信號(hào)處理器板構(gòu)成如圖3所示。

在一個(gè)標(biāo)準(zhǔn)的6UCPCI板上集成了ADI公司的8個(gè)600MHz TS201S處理器，可提供28.8 GFLOPS峰值計(jì)算能力。系統(tǒng)總線(xiàn)采用66 MHz，64 bit 6U CPCI總線(xiàn)。8個(gè)TS201S處理器不共享總線(xiàn)，采用分布內(nèi)存體系結(jié)構(gòu)。每個(gè)處理器的64位總線(xiàn)無(wú)縫連接 4片 32 M×16位 SDRAM （MT48LC32M16），4片SDRAM配置成32 M×64位，共256 MB。CPCI主機(jī)和DSP均可訪(fǎng)問(wèn)SDRAM。DSP訪(fǎng)問(wèn)SDRAM的峰值速率為800 Mb/s。PCI訪(fǎng)問(wèn)SDRAM的速度峰值速率為240 Mb/s。8個(gè)處理器提供強(qiáng)大的I/O接口，其64位總線(xiàn)直接連到對(duì)應(yīng)的FPGA。FPGA采用Altera的 STRATIX系列 “EP2S30”，300萬(wàn)門(mén)，672個(gè)I/O引腳。主機(jī)通過(guò)CPCI總線(xiàn)可實(shí)現(xiàn)對(duì)8片DSP的程序加載與通訊。理論峰值速率可達(dá)240 MB/s[4]。信號(hào)處理器板上的8片TS201通過(guò)鏈路口進(jìn)行互聯(lián)，其鏈路口連接方式拓?fù)浣Y(jié)構(gòu)如圖4所示，這種拓?fù)浣Y(jié)構(gòu)可以形成多種芯片互連方式，如圖5所示，這種設(shè)計(jì)很方便地進(jìn)行雷達(dá)信號(hào)處理軟件流程設(shè)計(jì)，而且有利于雷達(dá)信號(hào)處理算法的擴(kuò)展。

圖3 信號(hào)處理器板框圖Fig.3 Signal process framework

圖4 鏈路口連接圖Fig.4 Link-port connection framework

圖5 DSP芯片互連圖Fig.5 DSP chip inter-connection framework

2.3 通信接口板

通信接口板主要是用來(lái)完成把雷達(dá)處理結(jié)果發(fā)送到主機(jī)端進(jìn)行終端顯示，同時(shí)與雷達(dá)的天線(xiàn)、發(fā)射、接收分系統(tǒng)通信。

3 信號(hào)處理機(jī)軟件實(shí)現(xiàn)

雷達(dá)的工作體制為一維相掃、相位和差單脈沖、二相編碼[5]。信號(hào)處理機(jī)由以下基本的功能單元組成：40 MHz高速A/D數(shù)據(jù)采集、數(shù)字正交解調(diào)器、數(shù)字脈沖壓縮、MTD處理、CFAR信號(hào)檢測(cè)、相位和差波束測(cè)角、目標(biāo)跟蹤、通信與控制等模塊構(gòu)成[6]。主要的數(shù)據(jù)流程為：和差兩個(gè)支路的70 MHz中頻信號(hào)經(jīng)40 Mb/s的ADC采樣，再經(jīng)過(guò)數(shù)字正交解調(diào)和濾波抽取，得到10 Mb/s和差支路的I、Q數(shù)字信號(hào)，I、Q數(shù)字信號(hào)經(jīng)過(guò)相位編碼脈沖壓縮后進(jìn)行數(shù)據(jù)重排，然后對(duì)重排后的數(shù)據(jù)進(jìn)行MTD、求模、恒虛警檢測(cè)、測(cè)距、測(cè)角、測(cè)速、距離跟蹤、角度跟蹤等處理，處理后目標(biāo)的的距離、速度、角度數(shù)據(jù)送數(shù)據(jù)處理與顯示控制分機(jī)進(jìn)行終端顯示。

3.1 數(shù)字解調(diào)器

中頻寬帶數(shù)字解調(diào)器的主要任務(wù)就是完成對(duì)雷達(dá)接收的70 MHz中頻和差兩路模擬信號(hào)分別進(jìn)行AD采樣、數(shù)字正交解調(diào)、低通濾波、數(shù)據(jù)抽取，從而得到所需的零中頻正交雙路信號(hào)。解調(diào)器由A/D、正交數(shù)字解調(diào)電路、故障檢測(cè)電路組成。中頻寬帶數(shù)字解調(diào)器就是對(duì)由于雙路信號(hào)是經(jīng)過(guò)數(shù)字處理所得到的，況且相干解調(diào)與低通濾波都是數(shù)字電路實(shí)現(xiàn)的，因此可以達(dá)到更高的精度與穩(wěn)定性[7]。圖6給出的是其中一路框圖，另一路的流程基本相同。

圖6 一路中頻數(shù)字解調(diào)器框圖Fig.6 IF demodulation framework

3.2 脈沖壓縮

本雷達(dá)采用長(zhǎng)短脈沖結(jié)合的波形方式，短脈沖用來(lái)測(cè)量近距離目標(biāo)，寬脈沖用以測(cè)量遠(yuǎn)距離目標(biāo)。短脈沖內(nèi)由13位BK碼相位編碼調(diào)制，長(zhǎng)脈沖用長(zhǎng)度為511位的m序列相位編碼調(diào)制[8]。在本系統(tǒng)中，脈沖壓縮采用頻域算法，即對(duì)輸入的接收信號(hào)序列先進(jìn)行FFT變換，將離散輸入時(shí)間序列x（n）變換成數(shù)字譜，然后乘以匹配濾波器沖擊響應(yīng)w（n）的數(shù)字譜，對(duì)相乘后的結(jié)果進(jìn)行逆FFT還原成脈沖壓縮后的時(shí)間離散信號(hào)。其算式如下：

這種方法的優(yōu)點(diǎn)是大時(shí)寬信號(hào)時(shí)可采用高速FFT算法，大大減少運(yùn)算量，提高運(yùn)算速度，實(shí)現(xiàn)大的壓縮比[9]。本設(shè)計(jì)中針對(duì)TS201芯片內(nèi)存量大的特點(diǎn)，將W（w）直接存入DSP內(nèi)存，以W（w）所需內(nèi)存換取了一次FFT運(yùn)算時(shí)間。

3.3 MTD

MTD通過(guò)對(duì)目標(biāo)回波信號(hào)的相參積累提高了SNR，使雷達(dá)在各種雜波背景下的目標(biāo)檢測(cè)能力提高，另外MTD還是抑制雜波的有效辦法，由于DSP芯片具有高速FFT算法，因此通過(guò)FFT實(shí)現(xiàn)MTD，可以減少運(yùn)算量。FFT實(shí)現(xiàn)MTD是通過(guò)舍去零號(hào)及其附近的幾路濾波器來(lái)實(shí)現(xiàn)抑制雜波功能的，舍去濾波器的路數(shù)取決于雜波譜的寬度。FFT抑制雜波存在一個(gè)問(wèn)題是其窄帶濾波器的旁瓣很高，第一旁瓣只有-13 dB，因此普通FFT抑制雜波的改善因子不可能很高。提高FFT改善因子的方法有兩種：一種是在FFT之前加一次對(duì)消，這種方法脈沖回波數(shù)需要比FFT點(diǎn)數(shù)多一個(gè)，并且需要在FFT之后給不同濾波器加權(quán)以改善一次對(duì)消幅頻響應(yīng)的不平坦性；另外一種是通過(guò)加窗處理降低FFT的旁瓣，如加海明窗第一旁瓣降為-42 dB，加布萊克曼窗第一旁瓣為-58 dB。加窗也有缺點(diǎn)，加窗會(huì)損失信號(hào)能量，加窗會(huì)使主瓣展寬，降低相參積累效率，但加窗使總的幅頻響應(yīng)曲線(xiàn)更平坦，一般FFT相鄰窄帶濾波器交界點(diǎn)為-3 dB，加布萊克曼窗后為-0.5 dB[10]。本設(shè)計(jì)中MTD模塊采用128點(diǎn)FFT實(shí)現(xiàn)，通過(guò)加窗處理降低FFT的旁瓣，所以MTD模塊運(yùn)算數(shù)據(jù)量大，需要利用片外的SDRAM，主要實(shí)現(xiàn)難點(diǎn)是數(shù)據(jù)傳輸時(shí)間問(wèn)題。由于MTD是對(duì)同一距離單元上的脈壓數(shù)據(jù)進(jìn)行處理，因此要求數(shù)據(jù)在DMA傳輸?shù)倪^(guò)程中實(shí)現(xiàn)矩陣行列轉(zhuǎn)置，128個(gè)脈沖周期的數(shù)據(jù)量已經(jīng)遠(yuǎn)遠(yuǎn)超過(guò)了普通一維DMA傳輸方式的上限，且若在SDRAM中跳址傳輸，遭遇頻繁的跨頁(yè)尋址時(shí)會(huì)耗費(fèi)更多的時(shí)間，采用二維DMA傳輸方式，通過(guò)改變TCB配置使DMA傳輸在SDRAM中連續(xù)尋址，而在DSP端接收地址自動(dòng)跳變，在矩陣傳輸?shù)耐瑫r(shí)實(shí)現(xiàn)行列轉(zhuǎn)置，滿(mǎn)足了系統(tǒng)的數(shù)據(jù)傳輸時(shí)間要求。

3.4 恒虛警處理

雷達(dá)工作在雜波環(huán)境中時(shí)，目標(biāo)檢測(cè)是在雜波背景中作出的。檢測(cè)器門(mén)限設(shè)置與熱噪聲背景下的設(shè)置不同，必須自適用于雜波功率的變化，使雜波引起的目標(biāo)檢測(cè)即虛警保持在一個(gè)較低的可接受水平上，這種信號(hào)檢測(cè)的方法稱(chēng)為恒虛警檢測(cè)。

根據(jù)本雷達(dá)的要求，選擇采用兩側(cè)單元平均恒虛警處理方式，用來(lái)抑制固定點(diǎn)雜波和地物雜波。恒虛警實(shí)現(xiàn)方法如圖7所示。

圖7 單元平均恒虛警框圖Fig.7 CA-CFAR framework

4 結(jié) 論

本文以雷達(dá)信號(hào)處理機(jī)的設(shè)計(jì)為背景，利用ADI公司的新型DSP芯片ADSP-TS201的超高性能的處理能力和易于構(gòu)造多處理機(jī)體系的特點(diǎn)，實(shí)現(xiàn)了雷達(dá)信號(hào)處理機(jī)，由于采用了模塊化的設(shè)計(jì)，不僅研制周期短，可重構(gòu)好，而且對(duì)雷達(dá)信號(hào)處理算法的適應(yīng)性強(qiáng)。該雷達(dá)信號(hào)處理機(jī)已經(jīng)成功地應(yīng)用于實(shí)際工程中，實(shí)現(xiàn)了雷達(dá)信號(hào)實(shí)時(shí)高精度處理。

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