基于SiP 封裝的DDR3 時(shí)序仿真分析與優(yōu)化

王夢(mèng)雅，曾燕萍，張景輝，周倩蓉

(中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇 無錫 214035)

0 引言

系統(tǒng)級(jí)封裝(System in Package，SiP)是利用先進(jìn)封裝技術(shù)將不同功能的芯片集成在一個(gè)微系統(tǒng)內(nèi)，具備小型化、低功耗和高性能等優(yōu)勢(shì)，已成為半導(dǎo)體行業(yè)關(guān)注的重要焦點(diǎn)之一[1-4]。SiP 中經(jīng)常集成高頻率高帶寬的DDR3系統(tǒng)來實(shí)現(xiàn)存儲(chǔ)功能，但是與傳統(tǒng)PCB 不同，基于SiP封裝的高密度互聯(lián)DDR3 的復(fù)雜性設(shè)計(jì)帶來的信號(hào)完整性問題日益嚴(yán)重[5-8]。除了單純從信號(hào)的眼圖和波形來判斷信號(hào)質(zhì)量外，DDR3 的設(shè)計(jì)還面臨著嚴(yán)格的時(shí)序要求，即使信號(hào)波形達(dá)到JEDEC 協(xié)議中規(guī)定的判決標(biāo)準(zhǔn)，數(shù)據(jù)與選通信號(hào)、地址與時(shí)鐘信號(hào)等之間的時(shí)延也不一定符合協(xié)議規(guī)范，DDR3 的接口時(shí)序分析成為DDR3 設(shè)計(jì)的重中之重[9-10]。

基于SiP 封裝的DDR3 設(shè)計(jì)一旦出現(xiàn)問題，再重新投產(chǎn)會(huì)造成時(shí)間和成本的浪費(fèi)，為了解決這一問題，引入了仿真的概念。根據(jù)產(chǎn)品不同設(shè)計(jì)階段分為前仿真和后仿真，分別針對(duì)產(chǎn)品布線前和布線后[11-12]。本文主要針對(duì)后仿階段，從一例實(shí)際SiP 項(xiàng)目中的DDR3 封裝和基板設(shè)計(jì)著手，進(jìn)行數(shù)據(jù)與選通、地址與時(shí)鐘之間的時(shí)序仿真，通過仿真結(jié)果分析其信號(hào)薄弱點(diǎn)，結(jié)合該項(xiàng)目各方面情況提出優(yōu)化方案，經(jīng)過仿真迭代，使信號(hào)符合JEDEC 協(xié)議規(guī)范，為SiP 的DDR3 時(shí)序仿真和優(yōu)化提供很好的借鑒和指導(dǎo)作用。

1 DDR3 時(shí)序規(guī)范與計(jì)算理論

JEDEC 協(xié)議定義了AC 和DC 兩種輸入電平閾值，輸入信號(hào)必須達(dá)到AC 電平以滿足時(shí)序要求，而信號(hào)的邏輯狀態(tài)由DC 電平來決定。圖1 所示為DDR3(AC150/DC100)單端信號(hào)判決標(biāo)準(zhǔn)，上升沿時(shí)，信號(hào)穿過VIH(ac)min電平至下降到VIH(dc)min電平為高電平有效時(shí)間。下降沿時(shí)，信號(hào)穿過VIL(ac)max電平至上升到VIL(dc)max電平為低電平有效時(shí)間[13-14]。差分信號(hào)與單端信號(hào)類似，其VIHdiff(ac)min為0.3 V，VIHdiff(dc)min為0.2 V，VILdiff(dc)max為-0.2 V，VILdiff(ac)max為-0.3 V。

圖1 單端信號(hào)判決標(biāo)準(zhǔn)示意圖

JEDEC 協(xié)議中規(guī)范了數(shù)據(jù)信號(hào)正確鎖存所需要的最小建立時(shí)間Tsetup和最小保持時(shí)間Thold。所以數(shù)據(jù)信號(hào)的建立時(shí)間TDS和保持時(shí)間TDH應(yīng)大于規(guī)范要求，存在一定裕量，才能滿足時(shí)序要求。以數(shù)據(jù)與選通時(shí)序?yàn)槔?，其時(shí)序裕量計(jì)算過程如下[15-16]。

圖2 為DDR3 的數(shù)據(jù)信號(hào)和選通信號(hào)的時(shí)序分析示意圖。時(shí)鐘輸入到選通信號(hào)到達(dá)接收端的時(shí)間Tstrobe為：

圖2 DDR3 數(shù)據(jù)與選通信號(hào)時(shí)序分析示意圖

式中，Tin_strobe為系統(tǒng)時(shí)鐘輸入到選通輸出時(shí)間；Tdelay為選通信號(hào)相對(duì)數(shù)據(jù)信號(hào)的延時(shí)時(shí)間(1/4 時(shí)鐘周期)；Tflt_strobe為選通信號(hào)互連通道傳輸時(shí)間。

時(shí)鐘輸入到數(shù)據(jù)信號(hào)到達(dá)接收端的時(shí)間Tdata為：

式中，Tin_data為系統(tǒng)時(shí)鐘輸入到數(shù)據(jù)輸出時(shí)間；Tflt_data為數(shù)據(jù)信號(hào)互連通道傳輸時(shí)間。

建立時(shí)間裕量TDS_margin為：

第一個(gè)時(shí)鐘邊沿觸發(fā)的數(shù)據(jù)到達(dá)接收端后會(huì)一直保持到下一時(shí)鐘邊沿觸發(fā)的數(shù)據(jù)到達(dá)接收端，保持時(shí)間裕量TDH_margin為：

式中，Tcycle為時(shí)鐘邊沿觸發(fā)間隔時(shí)間。

Tsetup與Thold通常基于一特定轉(zhuǎn)換速率，單端信號(hào)以1 V/ns 為基準(zhǔn)，差分信號(hào)以2 V/ns 為基準(zhǔn)。在實(shí)際DDR3系統(tǒng)中，由于芯片驅(qū)動(dòng)能力、布線、負(fù)載等的不同，信號(hào)翻轉(zhuǎn)速率通常不同于基準(zhǔn)速率，因此需要根據(jù)信號(hào)實(shí)際情況動(dòng)態(tài)調(diào)整建立和保持時(shí)間裕量。另外，同一信號(hào)或同組信號(hào)的Tin_data與Tin_strobe由于受芯片制造工藝、工作電壓、溫度等因素的影響會(huì)有所不同。同一數(shù)據(jù)信號(hào)的Tflt_data受碼間干擾等因素影響在不同時(shí)鐘周期下也會(huì)不同。要根據(jù)各信號(hào)各周期的實(shí)際情況來計(jì)算各周期的時(shí)序裕量，通常借助仿真工具進(jìn)行時(shí)序計(jì)算。

2 基于SiP 的DDR3設(shè)計(jì)

本項(xiàng)目SiP 基板共有70 層金屬層(MP1-MP70)，金屬層之間填充介質(zhì)層。其中DDR3 系統(tǒng)由FPGA 控制器和兩顆DDR3 芯片組成，DDR3 芯片經(jīng)過RDL 后平鋪在SiP基板上。單顆DDR3 芯片的容量是2 Gb，速率為1.6 Gb/s，16 位數(shù)據(jù)。此DDR3 系統(tǒng)數(shù)據(jù)線(DQ0-DQ31)采用點(diǎn)對(duì)點(diǎn)的互聯(lián)拓?fù)?，地址線(A0-A15)采用Fly-by 型拓?fù)洳⑼ㄟ^40.2 Ω 電阻上拉到0.75 V 的電源，如圖3 所示?；贒DR3 時(shí)序要求，數(shù)據(jù)線DQ0-DQ7 與DQSN0/P0 同層等長(zhǎng)布線，數(shù)據(jù)線DQ8-DQ15 與DQSN1/P1 同層等長(zhǎng)布線，以此類推。地址線與時(shí)鐘線等長(zhǎng)布線。

圖3 基于SiP 的DDR3 設(shè)計(jì)示意圖

3 時(shí)序仿真分析與優(yōu)化

本項(xiàng)目通過ANSYS SIwave 軟件按照數(shù)據(jù)信號(hào)DQ和選通信號(hào)DQS、地址信號(hào)與時(shí)鐘信號(hào)分兩組提取控制器端到Memory 端信號(hào)S 參數(shù)，包括基板與RDL 布線，完成頻域仿真。隨后利用Cadence SystemSI 軟件搭建基板與RDL 級(jí)聯(lián)的拓?fù)?，分別進(jìn)行以上兩組的時(shí)序分析，通過問題定位與版圖優(yōu)化，經(jīng)過仿真優(yōu)化迭代使所設(shè)計(jì)的DDR3 信號(hào)滿足JEDEC 協(xié)議規(guī)范。

3.1 數(shù)據(jù)信號(hào)時(shí)序仿真分析與優(yōu)化

在數(shù)據(jù)寫時(shí)，按照時(shí)序要求，DQS 信號(hào)相對(duì)于DQ 信號(hào)延遲0.25 個(gè)時(shí)鐘周期發(fā)出。通過DQ 的時(shí)域仿真可以發(fā)現(xiàn)其單純從波形來看DQ 信號(hào)滿足判決標(biāo)準(zhǔn)，但是DQ8-DQ15 與DQ24-DQ31 信號(hào)相對(duì)于各自的DQS 信號(hào)的建立時(shí)間裕量不足，下面以上述兩組中分別最差的DQ15 與DQ30 為例，進(jìn)行分析與優(yōu)化。DQ15 與DQ30 的時(shí)序仿真結(jié)果如表1 所示，DQ15 與DQ30 的建立時(shí)間未滿足DDR3 規(guī)范在1.6 Gb/s 速率下所要求的最小建立時(shí)間，以至裕量為負(fù)值。圖4(a)為DQ15 信號(hào)在整個(gè)仿真時(shí)鐘周期(Cycle)內(nèi)建立時(shí)間裕量折線圖，根據(jù)碼型的不同，信號(hào)在不同Cycle 下的建立時(shí)間也隨之變化，約一半周期下的建立時(shí)間裕量為負(fù)值，在第9.5 個(gè)Cycle 下建立時(shí)間最短，為-22.813 8 ps。結(jié)合DQ15 信號(hào)的波形進(jìn)行分析，如圖4(b)所示，建立時(shí)間裕量不足是由于DQ15 信號(hào)上升下降沿過緩引起的。本項(xiàng)目SiP 體積小，DDR3 布線密，尤其是過孔之間的間距嚴(yán)重不足，過孔間的串?dāng)_可能是導(dǎo)致上升下降沿過緩的原因。

表1 DQ15 與DQ30 信號(hào)的時(shí)序仿真結(jié)果 (ps)

圖4 DQ15 信號(hào)的時(shí)序仿真結(jié)果

通過對(duì)DQ8-DQ15、DQ24-DQ31 兩組數(shù)據(jù)信號(hào)過孔較密的控制端信號(hào)過孔之間增加相應(yīng)長(zhǎng)度的地過孔，仿真結(jié)果如圖5 所示。增加地過孔，減少信號(hào)間的串?dāng)_，上升下降沿更加陡峭，可以使建立時(shí)間延長(zhǎng)，改善時(shí)序問題，進(jìn)一步驗(yàn)證了長(zhǎng)過孔串?dāng)_的影響。

圖5 添加地過孔后DQ15 信號(hào)的時(shí)序仿真結(jié)果

但基于本項(xiàng)目SiP 加工與各方面實(shí)際因素的考慮，上述過孔的優(yōu)化不能用于本項(xiàng)目的實(shí)際情況。對(duì)于DQ8-DQ15、DQ24-DQ31 兩組數(shù)據(jù)信號(hào)建立時(shí)間裕量不足的問題，考慮適當(dāng)延長(zhǎng)DQS 的線長(zhǎng)來滿足時(shí)序要求，通過裕量計(jì)算，將DQSN1/P1 延長(zhǎng)2 mm，DQSN3/P3 延長(zhǎng)3.5 mm。DQ15 與DQ30 的時(shí)序仿真結(jié)果如表2 所示，其余數(shù)據(jù)信號(hào)也均滿足時(shí)序要求。在優(yōu)化完成后，對(duì)數(shù)據(jù)讀信號(hào)進(jìn)行仿真驗(yàn)證，也均滿足時(shí)序要求。

表2 優(yōu)化后DQ15 與DQ30 的時(shí)序仿真結(jié)果 (ps)

DQS 與時(shí)鐘之間的時(shí)序，只要滿足布線規(guī)則，可以在DDR3 實(shí)際工作中通過“Write leveling”功能進(jìn)行自動(dòng)調(diào)節(jié)，故在本文不進(jìn)行仿真。

3.2 地址信號(hào)時(shí)序仿真分析與優(yōu)化

按照時(shí)序要求，時(shí)鐘信號(hào)相對(duì)于地址信號(hào)延遲0.5個(gè)時(shí)鐘周期發(fā)出，經(jīng)過時(shí)序仿真發(fā)現(xiàn)，A4、A10 地址信號(hào)不滿足時(shí)序要求，建立時(shí)間裕量不足，并且保持時(shí)間及其裕量無法判斷(Timing Violation)，如表3 所示。由此可猜想，A4、A10 地址信號(hào)定存在較大震蕩超過判決標(biāo)準(zhǔn)造成時(shí)序混亂。結(jié)合仿真波形來看，Memory2 地址信號(hào)波形存在震蕩，尤其是A4、A6、A7、A10 信號(hào)震蕩較為嚴(yán)重，如圖6 所示。A6、A7 震蕩幅度只超過AC 電平尚滿足邏輯狀態(tài)，但是A4、A10 信號(hào)震蕩幅度超過DC 電平使時(shí)序錯(cuò)誤，和上述地址信號(hào)時(shí)序仿真結(jié)果相呼應(yīng)。

表3 A4、A10 的時(shí)序仿真結(jié)果 (ps)

圖6 A4、A6、A7、A10 地址信號(hào)仿真波形圖

該項(xiàng)目地址信號(hào)由于采用Fly-by 結(jié)構(gòu)，線路中存在分叉點(diǎn)即阻抗不連續(xù)點(diǎn)，極易形成反射影響信號(hào)質(zhì)量產(chǎn)生震蕩，并且由于該SiP 布線過密，信號(hào)之間的串?dāng)_又加重了震蕩的幅度。Memory1 相對(duì)于Memory2 距離FPGA較遠(yuǎn)，Memory1 的地址線信號(hào)幅值低于Memory2 的地址線信號(hào)，但Memory1 靠近終端上拉電阻能夠消除一部分反射，反而信號(hào)質(zhì)量較好，Memory2 的地址線信號(hào)則存在較大震蕩，造成時(shí)序不滿足要求。

在后仿時(shí)，應(yīng)綜合考慮各方面因素，找到最快速最精簡(jiǎn)的方法改進(jìn)設(shè)計(jì)，避免過設(shè)計(jì)。通過版圖分析，A4、A6、A7、A10 信號(hào)相對(duì)于其他地址信號(hào)布線較深，最長(zhǎng)過孔位于MP54 層，并且控制端過孔布線過密。將控制端A4、A6、A7、A10 過孔縮短并調(diào)整間距，布線層上移，減少過孔間的串?dāng)_，如圖7 所示。通過對(duì)優(yōu)化后的版圖進(jìn)行時(shí)序仿真，A4、A10 信號(hào)的建立時(shí)間與保持時(shí)間裕量均達(dá)到要求，如表4 所示。結(jié)合仿真波形，如圖8 所示，A4、A6、A7、A10 信號(hào)的震蕩幅度 也獲得較大改善，滿足DDR3 規(guī)范要求。

圖7 地址信號(hào)過孔布線優(yōu)化方案

表4 優(yōu)化后A4、A10 的時(shí)序仿真結(jié)果 (ps)

圖8 優(yōu)化后A4、A6、A7、A10 地址信號(hào)仿真波形圖

4 結(jié)論

本文介紹了DDR3 的時(shí)序計(jì)算與仿真，結(jié)合一例實(shí)際SiP 項(xiàng)目中的高密度互連DDR3 系統(tǒng)封裝和基板設(shè)計(jì)方案，進(jìn)行DQ 與DQS、地址與時(shí)鐘之間的時(shí)序仿真與優(yōu)化。通過仿真發(fā)現(xiàn)，在信號(hào)波形滿足DDR3 的AC 和DC 判決標(biāo)準(zhǔn)后，其建立時(shí)間與保持時(shí)間仍可能不滿足DDR3 的時(shí)序要求，驗(yàn)證了DDR3 時(shí)序仿真的重要性。本文在項(xiàng)目后仿階段，針對(duì)DQ 與DQS、地址與時(shí)鐘之間的不合格時(shí)序信號(hào)，進(jìn)行具體分析，討論時(shí)序與波形之間的關(guān)系，結(jié)合版圖分析，提出優(yōu)化方案并通過仿真迭代進(jìn)行驗(yàn)證。鑒于后仿真階段對(duì)設(shè)計(jì)修改的局限性，最終得到切合實(shí)際的優(yōu)化方案，使所有信號(hào)均滿足JEDEC協(xié)議規(guī)范。通過仿真來指導(dǎo)設(shè)計(jì)，為SiP 的DDR3 系統(tǒng)的設(shè)計(jì)與優(yōu)化給出方向和建議。